Charge-based compact analytical model for triple-gate junctionless nanowire transistors

Ávila-Herrera, Fernando; Paz, Bruna Cardoso; Cerdeira, A.; Estrada, M.; Pavanello, Marcelo Antonio

doi:10.1016/j.sse.2016.04.013

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“…The design and the analysis of the PJLT performed until this point are based on the main assumption of complete depletion. This assumption is often utilized in many scientific articles [17,[24][25][26][27][28][29][30][31][32] to provide a simple analytical formula for the depletion region width in PJLT. This formula represents an approximated model of the depletion region width.…”

Section: Analysis and Simulations Of The Approximated Modelmentioning

confidence: 99%

Analysis of an Approximated Model for the Depletion Region Width of Planar Junctionless Transistors

et al. 2019

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In this paper, we investigate the accuracy of the approximated analytical model currently utilized, by many researchers, to describe the depletion region width in planar junctionless transistors (PJLT). The proposed analysis was supported by numerical simulations performed in COMSOL Multiphysics software. By comparing the numerical results and the approximated analytical model of the depletion region width, we calculated that the model introduces a maximum RMS error equal to 90 % of the donor concentration in the substrate. The maximum error is achieved when the gate voltage approaches the threshold voltage ( V t h ) or when it approaches the flat band voltage ( V F B ) of the transistor. From these results, we concluded that this model cannot be used to determine accurately the flat-band and the threshold voltage of the transistor, although it represents a straightforward method to estimate the depletion region width in PJLT. By using the approximated analytical model, we extracted an analytical formula, which describes the electron concentration at the ideal boundary of the depletion region. This formula approximates the numerical data extracted from COMSOL with a relative error lower than 1 % . The proposed formula is in our opinion, as useful as the formula of the approximated analytical model because it allows for estimating the position of the depletion region also when the drain and source terminals are not grounded. We concluded that the analytical formula proposed at the end of this work could be useful to determine the position of the depletion region boundary in numerical simulations and in graphical representations provided by COMSOL Multiphysics software.

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Section: Analysis and Simulations Of The Approximated Modelmentioning

confidence: 99%

Analysis of an Approximated Model for the Depletion Region Width of Planar Junctionless Transistors

et al. 2019

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“…Although there are numerous compact drain current models reported for JL transistors for long-channel [3][4][5][6][7][8][9][10] and short channel devices [11][12][13][14][15][16], the literature reveals only a handful of intrinsic capacitance models. For double-gate junctionless transistors, a charge based analytical model for long-channel devices has been developed in [17].…”

Section: Introductionmentioning

confidence: 99%

“…This behaviour is important for analogue and digital designs, since it dictates the suitability of the device model for a plethora of circuit applications. A few compact models have achieved the DC source-drain symmetry test for double-gate [22,23] and triple-gate [15,24] junctionless transistors so far. However, there is a lack of investigation on the AC symmetry of those models.…”

Section: Introductionmentioning

confidence: 99%

Continuous and symmetric trans-capacitance compact model for triple-gate junctionless MOSFETs

Oproglidis

Tsormpatzoglou

Tassis

et al. 2021

Solid-State Electronics

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“…A fim de modelar a degradação por conta do aumento da tensão efetiva de dreno, foi utilizado o parâmetro θ2 (27), que considera uma degradação devido ao aumento de V DS eff . Para contabilizar este parâmetro, a equação 26 foi reescrita para incluir este efeito, e passa a ser dada pela equação 29 (27).…”

Section: Mobilidadeunclassified

“…Porém, poucos estudos implementando estes dispositivos em circuitos (23). Existem alguns modelos estáticos propostos para o JNT (24,25,26,27,28), porém poucos modelos dinâmicos (29).…”

Section: Introductionunclassified

Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS

Moreira¹

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Primeiramente a Deus, por ter me guiado e sustentado, dando-me paz e direção para executar este trabalho. Ao meu orientador Prof. Dr. Marcelo Antonio Pavanello por ter me incentivado ao longo do trabalho, dando conselhos que transcenderam os limites deste trabalho, que serão utilizados por toda vida. Ao Dr. Renan Trevisoli Doria por todo auxilio para a compreensão do modelo que foi implementado, mostrando-me como foi feito o modelo e fornecendo as ferramentas utilizadas em sua validação. Ao Prof. Dr. Rodrigo Trevisoli Doria e Prof.ª Dr. Michelly de Souza por seu auxilio nos momentos que tinha dúvidas. Aos colegas Fernando, Renan, Bruna, Ligia, Thales, Rafael, Flavio e os que involuntariamente esqueci, pela amizade e apoio durante o trabalho. Ao Prof. Dr. Renato Camargo Giacomini e a Prof.ª Dr. Milene Galeti por todos comentários advindos do exame de qualificação, que colaboraram para a melhoria deste trabalho. Aos meus pais por todo apoio e auxilio não somente durante este trabalho, mas que por toda vida me incentivaram a seguir em frente RESUMO Este trabalho tem como objetivo a implementação do modelo analítico estático e dinâmico do transistor MOS sem junções, proposto por Trevisoli et al. em linguagem VERILOG-A para utilização em simuladores do tipo SPICE. Esta linguagem foi selecionada por permitir a portabilidade do código entre simuladores de circuitos e ter surgido de fato como o padrão para este tipo de aplicação.O modelo implementado foi comparado com os dados utilizados pelo autor do modelo para validação do código. Foi verificado a correlação esperada entre ambas implementações com a comparação de diversos transistores variando o comprimento e largura de canal e concentração de dopantes, realizando-se simulações variando as tensões de porta e dreno com o coeficiente de correlação de Pearson 𝑟 = 1. Também são utilizados os resultados de simulações numéricas tridimensionais a fim de validar a implementação do modelo proposto quanto a sua capacidade de descrição do funcionamento dos transistores, que foi feito para 1µm e 100nm de comprimento de canal variando-se as tensões de porta e dreno com menor 𝑟 ≥ 0,9982. O modelo também foi validado para o uso com transistores pMOS por meio de simulações numéricas tridimensionais com transistor de canal longo, de 1µm de comprimento variando-se as tensões de forma similar, obtendo-se 𝑟 ≥ 0,9995. Foi observado ótima correlação em todos estes testes, validando a implementação estática.Por fim, foi implementado o modelo dinâmico, permitindo a obtenção das 16 capacitâncias intrínsecas e possibilitando a implementação de um modelo de pequenos sinais. O modelo foi testado com os dados do autor do modelo obtendo 𝑟 ≥ 0,9997. Nas comparações com simulações numéricas tridimensionais foram obtidos 𝑟 ≥ 0,9897 . Foi observado ótima correlação em todos estes testes, validando a implementação dinâmica.

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Charge-based compact analytical model for triple-gate junctionless nanowire transistors

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