Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS

Abstract

Primeiramente a Deus, por ter me guiado e sustentado, dando-me paz e direção para executar este trabalho. Ao meu orientador Prof. Dr. Marcelo Antonio Pavanello por ter me incentivado ao longo do trabalho, dando conselhos que transcenderam os limites deste trabalho, que serão utilizados por toda vida. Ao Dr. Renan Trevisoli Doria por todo auxilio para a compreensão do modelo que foi implementado, mostrando-me como foi feito o modelo e fornecendo as ferramentas utilizadas em sua validação. Ao Prof. Dr. Rodrigo Trevisoli Doria e Prof.ª Dr. Michelly de Souza por seu auxilio nos momentos que tinha dúvidas. Aos colegas Fernando, Renan, Bruna, Ligia, Thales, Rafael, Flavio e os que involuntariamente esqueci, pela amizade e apoio durante o trabalho. Ao Prof. Dr. Renato Camargo Giacomini e a Prof.ª Dr. Milene Galeti por todos comentários advindos do exame de qualificação, que colaboraram para a melhoria deste trabalho. Aos meus pais por todo apoio e auxilio não somente durante este trabalho, mas que por toda vida me incentivaram a seguir em frente RESUMO Este trabalho tem como objetivo a implementação do modelo analítico estático e dinâmico do transistor MOS sem junções, proposto por Trevisoli et al. em linguagem VERILOG-A para utilização em simuladores do tipo SPICE. Esta linguagem foi selecionada por permitir a portabilidade do código entre simuladores de circuitos e ter surgido de fato como o padrão para este tipo de aplicação.O modelo implementado foi comparado com os dados utilizados pelo autor do modelo para validação do código. Foi verificado a correlação esperada entre ambas implementações com a comparação de diversos transistores variando o comprimento e largura de canal e concentração de dopantes, realizando-se simulações variando as tensões de porta e dreno com o coeficiente de correlação de Pearson 𝑟 = 1. Também são utilizados os resultados de simulações numéricas tridimensionais a fim de validar a implementação do modelo proposto quanto a sua capacidade de descrição do funcionamento dos transistores, que foi feito para 1µm e 100nm de comprimento de canal variando-se as tensões de porta e dreno com menor 𝑟 ≥ 0,9982. O modelo também foi validado para o uso com transistores pMOS por meio de simulações numéricas tridimensionais com transistor de canal longo, de 1µm de comprimento variando-se as tensões de forma similar, obtendo-se 𝑟 ≥ 0,9995. Foi observado ótima correlação em todos estes testes, validando a implementação estática.Por fim, foi implementado o modelo dinâmico, permitindo a obtenção das 16 capacitâncias intrínsecas e possibilitando a implementação de um modelo de pequenos sinais. O modelo foi testado com os dados do autor do modelo obtendo 𝑟 ≥ 0,9997. Nas comparações com simulações numéricas tridimensionais foram obtidos 𝑟 ≥ 0,9897 . Foi observado ótima correlação em todos estes testes, validando a implementação dinâmica.