Drain current model for short-channel triple gate junctionless nanowire transistors

Paz, Bruna Cardoso; Cassé, M.; Barraud, S.; Reimbold, G.; Faynot, O.; Ávila-Herrera, Fernando; Cerdeira, A.; Pavanello, Marcelo Antonio

doi:10.1016/j.microrel.2016.05.006

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“…In comparison with a conventional inversion-mode transistor, a JL transistor has a simpler fabrication process, lower ON-state electric field, lower leakage current, and better immunity to SCEs. These advantages make JL transistors promising candidates for future technology nodes [10,11,[14][15][16][17][18].…”

Section: Introductionmentioning

confidence: 99%

Random Dopant Fluctuation-Induced Variability in n-Type Junctionless Dual-Metal Gate FinFETs

2019

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We investigate the effect of random dopant fluctuation (RDF)-induced variability in n-type junctionless (JL) dual-metal gate (DMG) fin field-effect transistors (FinFETs) using a 3D computer-aided design simulation. We show that the drain voltage (VDS) has a significant impact on the electrostatic integrity variability caused by RDF and is dependent on the ratio of gate lengths. The RDF-induced variability also increases as the length of control gate near the source decreases. Our simulations suggest that the proportion of the gate metal near the source to the entire gate should be greater than 0.5.

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Section: Introductionmentioning

confidence: 99%

Random Dopant Fluctuation-Induced Variability in n-Type Junctionless Dual-Metal Gate FinFETs

2019

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“…Para se obter a tensão de saturação de dreno, foi utilizada a equação semi empírica proposta por Paz, et al, que é obtida pela equação 46 (28).…”

Section: Tensão De Saturaçãounclassified

“…Porém, poucos estudos implementando estes dispositivos em circuitos (23). Existem alguns modelos estáticos propostos para o JNT (24,25,26,27,28), porém poucos modelos dinâmicos (29).…”

Section: Introductionunclassified

Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS

Moreira¹

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Primeiramente a Deus, por ter me guiado e sustentado, dando-me paz e direção para executar este trabalho. Ao meu orientador Prof. Dr. Marcelo Antonio Pavanello por ter me incentivado ao longo do trabalho, dando conselhos que transcenderam os limites deste trabalho, que serão utilizados por toda vida. Ao Dr. Renan Trevisoli Doria por todo auxilio para a compreensão do modelo que foi implementado, mostrando-me como foi feito o modelo e fornecendo as ferramentas utilizadas em sua validação. Ao Prof. Dr. Rodrigo Trevisoli Doria e Prof.ª Dr. Michelly de Souza por seu auxilio nos momentos que tinha dúvidas. Aos colegas Fernando, Renan, Bruna, Ligia, Thales, Rafael, Flavio e os que involuntariamente esqueci, pela amizade e apoio durante o trabalho. Ao Prof. Dr. Renato Camargo Giacomini e a Prof.ª Dr. Milene Galeti por todos comentários advindos do exame de qualificação, que colaboraram para a melhoria deste trabalho. Aos meus pais por todo apoio e auxilio não somente durante este trabalho, mas que por toda vida me incentivaram a seguir em frente RESUMO Este trabalho tem como objetivo a implementação do modelo analítico estático e dinâmico do transistor MOS sem junções, proposto por Trevisoli et al. em linguagem VERILOG-A para utilização em simuladores do tipo SPICE. Esta linguagem foi selecionada por permitir a portabilidade do código entre simuladores de circuitos e ter surgido de fato como o padrão para este tipo de aplicação.O modelo implementado foi comparado com os dados utilizados pelo autor do modelo para validação do código. Foi verificado a correlação esperada entre ambas implementações com a comparação de diversos transistores variando o comprimento e largura de canal e concentração de dopantes, realizando-se simulações variando as tensões de porta e dreno com o coeficiente de correlação de Pearson 𝑟 = 1. Também são utilizados os resultados de simulações numéricas tridimensionais a fim de validar a implementação do modelo proposto quanto a sua capacidade de descrição do funcionamento dos transistores, que foi feito para 1µm e 100nm de comprimento de canal variando-se as tensões de porta e dreno com menor 𝑟 ≥ 0,9982. O modelo também foi validado para o uso com transistores pMOS por meio de simulações numéricas tridimensionais com transistor de canal longo, de 1µm de comprimento variando-se as tensões de forma similar, obtendo-se 𝑟 ≥ 0,9995. Foi observado ótima correlação em todos estes testes, validando a implementação estática.Por fim, foi implementado o modelo dinâmico, permitindo a obtenção das 16 capacitâncias intrínsecas e possibilitando a implementação de um modelo de pequenos sinais. O modelo foi testado com os dados do autor do modelo obtendo 𝑟 ≥ 0,9997. Nas comparações com simulações numéricas tridimensionais foram obtidos 𝑟 ≥ 0,9897 . Foi observado ótima correlação em todos estes testes, validando a implementação dinâmica.

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Electrostatic characterization and threshold voltage modeling of inversion type InGaAs gate-all-around MOSFET

2021

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Drain current model for short-channel triple gate junctionless nanowire transistors

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Random Dopant Fluctuation-Induced Variability in n-Type Junctionless Dual-Metal Gate FinFETs

Random Dopant Fluctuation-Induced Variability in n-Type Junctionless Dual-Metal Gate FinFETs

Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS

Electrostatic characterization and threshold voltage modeling of inversion type InGaAs gate-all-around MOSFET

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