A 2.488&amp;#x2013;11.2 Gb/s multi-protocol SerDes in 40nm low-leakage CMOS for FPGA applications

Vamvakos, Socrates D.; Gauthier, Claude R.; Rao, Chethan; Canagasaby, Karthisha Ramoshan; Choudhary, Prashant; Dabral, S.; Desai, Shaishav; Hassan, Mahmudul; Hsieh, Kuo-Chiang; Kleveland, B.; Mandal, Gautam; Rouse, Richard; Saraf, Ritesh; Wang, Alvin; Yeung, Jason; Abugharbieh, Khaldoon; Cao, Ying

doi:10.1109/mwscas.2012.6291943

Cited by 7 publications

(13 citation statements)

References 15 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…Therefore, it is of great significance to develop a multiple standards wireline transceiver to meet the urgent needs of real-time, flexible interconnection, and high-speed data exchange among devices with different protocols. Most of the research on multiple standards has been reported in which these designs targeted at field-programmable gate arrays (FPGAs) application [1][2][3][4][5][6]. And an FPGA transceiver support many protocols and must have fine-grain programmability.…”

Section: Introductionmentioning

confidence: 99%

An 11.05 mW/Gbps Quad-Channel 1.25-10.3125 Gbps Serial Transceiver With a 2-Tap Adaptive DFE and a 3-Tap Transmit FFE in 40 nm CMOS

Chen

Wang

et al. 2021

IEEE Access

View full text Add to dashboard Cite

This paper presents a quad-channel 1.25-10.3125 Gbps wireline transceiver implemented in 40 nm CMOS technology. The transmitter consists of a bit width adjustment, a 40:2 multiplexer, a 2:1multiplexer, and a current-mode logic driver with a 3-tap feedforward equalizer. The receiver has a twostage continuous-time linear equalizer, a 2-tap half-rate fully adaptive decision-feedback equalizer, a phase interpolation-based digital clock and data recovery (CDR) followed by a 2:40 demultiplexer, a bit width adaption. The transceiver also supports AC/DC coupling, CDR locking detection, PLL locking detection, loss of signal detection, automatic termination impedance calibration. A ring VCO-based PLL is designed in each lane to save power consumption, and a dual-core LC VCO-based PLL is implemented in each bank to generate a low jitter clock signal. At 10.3125 Gbps, the transceiver can equalize 28 dB Nyquist loss at a bit error rate of 10 −12 , and it consumes 114 mW with a 1.1 V supply. This work presents a high power efficiency of 11.05 mW/Gbps, and the transceiver is suitable for multi-standard applications due to its flexibility and power efficiency.INDEX TERMS Transceiver, feedforward equalizer, continuous-time linear equalizer (CTLE), adaptive decision-feedback equalizer (DFE), clock and data recovery (CDR).

show abstract

Section: Introductionmentioning

confidence: 99%

An 11.05 mW/Gbps Quad-Channel 1.25-10.3125 Gbps Serial Transceiver With a 2-Tap Adaptive DFE and a 3-Tap Transmit FFE in 40 nm CMOS

Chen

Wang

et al. 2021

IEEE Access

View full text Add to dashboard Cite

show abstract

“…The multi-rate serial link data transmitter (MRTX) [1,2] is attractive in industry because it is compatible for both new link standards and legacy systems. In the MRTX, the wideband low-jitter phase-locked loop (PLL) is one of the most critical building blocks.…”

Section: Introductionmentioning

confidence: 99%

A 1.25-to-6.25 GHz −237.2-dB FOM wideband self-biased PLL for multi-rate serial link data transmitter

Zhang

Yang

Liu

et al. 2017

IEICE Electron. Express

View full text Add to dashboard Cite

This paper proposes wideband low-power low-jitter self-biased phase-locked loop (SBPLL) for multi-rate serial link transmitter application. It adopts a proposed low-power source-degeneration voltage-to-current converter not only to save power but also to reduce the phase noise contributed by the voltage-to-current converter. The proposed SBPLL is implemented in a 65-nm CMOS process, and the active core area is 0.01 mm 2 . Measurement result shows that the SBPLL can generate clock with frequency from 1.25 to 6.25 GHz and the loop bandwidth can be kept around 20 MHz regardless of the output frequency. The rms jitter integrated from 10 kHz to 300 MHz is 780 fs at carrier frequency of 6.25 GHz and maximum power efficiency is 0.496 mW/GHz with 1.2-V supply. The figure-of-merit (FOM) is −237.2 dB. The measurement results also show good robustness of the SBPLL over temperature and supply voltage variation.

show abstract

“…For instance, M-PHY standard, which is the most widely used HSSI standard for mobile applications, dictates the support of operation according to the specifications of several different protocols such as m-Sata, USB, ePCI express, Dig-RF etc. As a result, the ability of multi data-rate operation has become an also important specification of circuits employed in state of the art HSSIs [15], [16], [17], [18].…”

Section: Motivationmentioning

confidence: 99%

“…Also, the sampling point ts, due to Jitter induced by the timing and synchronization circuits of the receiver may be highly displaced from its ideal position and increase further the BER as explained in Chapter 6. The CDF of a Gaussian distribution can be calculated by using the complementary error function erfc ( (2)(3)(4)(5)(6)(7)(8)(9)(10)(11)(12)(13)(14)(15)(16). Due to the fact that the value of erfc can be obtained for a certain Q-factor value by referring to already existing numerical table solutions, the BER value for a specific sampling timing instance can be easily calculated.…”

Section: Figure 223 Gaussian Distribution Used To Model Rj According To Dual -Dirac Modelmentioning

confidence: 99%

See 1 more Smart Citation

Multi-data rate receiver for high-speed serial interfaces

Tsimpos¹

View full text Add to dashboard Cite

Η ραγδαία εξέλιξη της τεχνολογίας ολοκλήρωσης σε συνδυασμό με την ανάπτυξη βελτιωμένων κεντρικών μονάδων επεξεργασίας, έχουν επιφέρει τα τελευταία χρόνια σημαντική βελτίωση της επεξεργαστικής ισχύος των ηλεκτρονικών συστημάτων. Παρ’ όλα αυτά, η αύξηση της συνολικής απόδοσης ενός υπολογιστικού συστήματος, πέραν της βελτιωμένης επεξεργαστικής ισχύος, προϋποθέτει επίσης την αύξηση της ταχύτητας μεταφοράς δεδομένων μεταξύ των ολοκληρωμένων κυκλωμάτων από τα οποία αποτελείται. Η φυσική διασύνδεση - μεταφορά δεδομένων, μεταξύ των ολοκληρωμένων κυκλωμάτων που ενσωματώνονται στη μητρική πλακέτα μιας σύγχρονης ηλεκτρονικής συσκευής, πραγματοποιείται χρησιμοποιώντας πομποδέκτες σειριακής μετάδοσης δεδομένων οι οποίοι αναφέρονται στην βιβλιογραφία ως σειριακές διεπαφές υψηλών ταχυτήτων. Οι παραπάνω διασυνδέσεις πέραν του υψηλού ρυθμού μετάδοσης δεδομένων, απαιτούν επίσης μεγάλο συχνοτικό εύρος λειτουργίας, μικρό αριθμό ακροδεκτών εισόδου εξόδου, καθώς και χαμηλή κατανάλωση ενέργειας. Το αντικείμενο της παρούσας διδακτορικής διατριβής αφορά την σχεδίαση ενός δέκτης σειριακής μετάδοσης δεδομένων υψηλών ταχυτήτων, ο οποίος προορίζεται για σύγχρονες φορητές ηλεκτρονικές συσκευές (έξυπνα κινητά τηλέφωνα, φορητούς υπολογιστές), καθώς επίσης την ανάπτυξη καινοτόμων τεχνικών σχεδίασης και κυκλωματικών τοπολογιών, οι οποίες κατά την υιοθέτηση τους μπορούν να συνεισφέρουν στη βελτίωσης της απόδοσης ορισμένων εκ των κρισιμότερων υποσυστημάτων από τα οποία αποτελείται το σύστημα ενός δέκτη. Αρχικά μελετώνται και αναλύονται οι πηγές και οι τύποι θορύβου χρονισμού (Jitter) που συναντώνται στα συστήματα σειριακής μετάδοσης δεδομένων. Προτείνεται μια μέθοδος μοντελοποίησης αυτών, η οποία βασίζεται στη γλώσσα περιγραφής υλικού Verilog-AMS και σχεδιάζεται μια γεννήτρια θορύβου, ικανή να παράγει τυχαία σήματα δεδομένων διαστρεβλωμένα από θόρυβο χρονισμού. Τα σήματα αυτά είναι κατάλληλα για την αξιολόγιση της απόδοσης μέσω εξομοιώσεων οποιουδήποτε δεκτή σειριακής μετάδοσης δεδομένων, ενώ η προτεινόμενη γεννήτρια θορύβου μπορεί εύκολα να παραμετροποιηθεί ώστε να είναι σύμφωνη με τις προδιάγραφες που ορίζει το εκάστοτε πρωτόκολλο επικοινωνίας. Στη συνέχεια εξετάζονται τεχνικές απόρριψης θορύβου, ο οποίος προκύπτει ως αποτέλεσμα του περιορισμένου εύρους ζώνης των καναλιών μετάδοσης δεδομένων, καθώς επίσης προτείνεται και σχεδιάζεται ένας ισοσταθμιστής απωλειών καναλιού συνεχούς χρόνου. Ο προτεινόμενος ισοσταθμιστής, εκμεταλλευόμενος την σημαντική μεταβολή του εύρους ζώνης που μπορεί να επιτευχθεί μέσω κατάλληλης αναπροσαρμογής των χαρακτηριστικών πόλωσης των κυκλωμάτων από τα οποία δομείται, καθιστά δυνατή την λειτουργία του σε ένα μεγάλο εύρος συχνοτήτων. Παράλληλα είναι ικανός προσφέρει βελτιστοποιημένη κατανάλωση ισχύος αναλόγως με την συχνότητα λειτουργίας.Έπειτα, η μελέτη εστιάζει σε τεχνικές παραγωγής ρολογιού πολλαπλών φάσεων. Η παραγωγή πολλαπλών φάσεων ρολογιού αποτελεί μια εκ των σημαντικότερων διεργασιών, την οποία θα πρέπει να είναι ικανό να πραγματοποιεί, ένα σύστημα χρονισμού που ενσωματώνεται στο πομπό ή το δέκτη ενός συγχρόνου συστήματος σειριακής μετάδοσης δεδομένων. Προτείνονται δυο νέες τοπολογίες παρεμβολέων φάσεων που προσφέρουν υψηλή ακρίβεια, μεγάλο συχνοτικό εύρος λειτουργίας, χαμηλή κατανάλωση ισχύος καθώς και τη δυνατότητα εύκολης επέκτασης της ευκρίνειας των παραγόμενων φάσεων μέσω απλών αναπροσαρμογών της τοπολογίας τους. Η ικανότητα των προτεινόμενων κυκλωμάτων να χρησιμοποιηθούν σε πραγματικές εφαρμογές προσφέροντας βελτιωμένες επιδόσεις συγκρινόμενες με ήδη υπάρχουσες τοπολογίες στη βιβλιογραφία, επιδεικνύεται μέσω της σχεδίασης ενός βρόγχου ανάκτησης ρολογιού και δεδομένων. Τέλος, προτείνεται ένας πολλαπλασιαστής συχνότητας ρολογιού της τάξεως των GHz, ο οποίος βασιζόμενος στην τεχνική παραγωγής και πολυπλεξίας πολλαπλών φάσεων, είναι ικανός να πραγματοποιήσει πολλαπλασιασμούς συχνότητας με ακέραιο πολλαπλασιαστικό βήμα. Βασιζόμενο στην ίδια αρχή λειτουργίας το προτεινόμενο κύκλωμα μπορεί να πραγματοποιήσει, πέραν από ακέραιους, κλασματικούς πολλαπλασιασμούς, με απλή αναπροσαρμογή του κυκλώματος παρεμβολέα φάσεων. Το σύνολο των κυκλωμάτων που προτείνονται στα πλαίσια της παρούσας διδακτορικής διατριβής, έχουν σχεδιαστεί με βάση τις προδιάγραφες που ορίζει το M-PHY Standard, το οποίο είναι ένα από τα πιο σύγχρονα πρωτόκολλα σειριακής μετάδοσης δεδομένων για φορητές συσκευές.

show abstract

A 2.488–11.2 Gb/s multi-protocol SerDes in 40nm low-leakage CMOS for FPGA applications

Cited by 7 publications

References 15 publications

An 11.05 mW/Gbps Quad-Channel 1.25-10.3125 Gbps Serial Transceiver With a 2-Tap Adaptive DFE and a 3-Tap Transmit FFE in 40 nm CMOS

An 11.05 mW/Gbps Quad-Channel 1.25-10.3125 Gbps Serial Transceiver With a 2-Tap Adaptive DFE and a 3-Tap Transmit FFE in 40 nm CMOS

A 1.25-to-6.25 GHz −237.2-dB FOM wideband self-biased PLL for multi-rate serial link data transmitter

Multi-data rate receiver for high-speed serial interfaces

Contact Info

Product

Resources

About