Utilizing horizontal and vertical parallelism with a no-instruction-set compiler for custom datapaths

Reshadi, Midia; Gorjiara, Bita; Gajski, Daniel D.

doi:10.1109/iccd.2005.112

Cited by 32 publications

(30 citation statements)

References 8 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…CGRAs consist of a grid of functional units and register files Programs are mapped onto the grid by the compiler, which has a great deal of fl xibility in scheduling. Another architecture that gives the compiler direct control of the micro-architecture is the No Instruction Set Computer (NISC) [8]. Unlike other architectures, there is no fi ed ISA that bridges the compiler with the hardware.…”

Section: Related Workmentioning

confidence: 99%

Improving Low Power Processor Efficiency with Static Pipelining

Finlayson

Whalley

et al. 2011

2011 15th Workshop on Interaction Between Compilers and Computer Architectures

View full text Add to dashboard Cite

A new generation of mobile applications requires reduced energy consumption without sacrificin execution performance. In this paper, we propose to respond to these conflictin demands with an innovative statically pipelined processor supported by an optimizing compiler. The central idea of the approach is that the control during each cycle for each portion of the processor is explicitly represented in each instruction. Thus the pipelining is in effect statically determined by the compiler. The benefit of this approach include simpler hardware and that it allows the compiler to perform optimizations that are not possible on traditional architectures. The initial results indicate that static pipelining can significantl reduce power consumption without adversely affecting performance.

show abstract

Section: Related Workmentioning

confidence: 99%

Improving Low Power Processor Efficiency with Static Pipelining

Finlayson

Whalley

et al. 2011

2011 15th Workshop on Interaction Between Compilers and Computer Architectures

View full text Add to dashboard Cite

show abstract

“…Multiple pipelined computations, constrained by the horizontal's parallelism degree, can be initiated and flowed through the FPS units in a circular manner. By this way, cooperation between horizontal and vertical parallelism is enabled at a finer granularity in comparison to the NISC approach [17], where vertical parallelism strictly follows only the conventional flow inside each pipelined functional unit.…”

Section: Micro-architectural Abstractions Of the Reconfigurable Archimentioning

confidence: 99%

“…Compared to reconfigurable architectures with aggressive chaining opportunities [16], gains of 28.4% in execution time and 53.9% in area complexity are reported. Assuming reconfigurable datapaths with horizontal/vertical parallelism and data forwarding features [17], our methodology delivers an average improvement up to 70% and 30.9% in latency and area, respectively. The Area-Delay product and area utilization metrics further prove the efficiency of our approach.…”

Section: Introductionmentioning

confidence: 99%

“…The main differentiator of our approach is that we encompass the whole set of architectural optimization in a single flexible architecture and we present a synthesis methodology which exploits these architectural features delivering high performance and area efficient datapath solutions. Recently, the NISC (No-Instruction-Set-Computer) technology [17] has been presented, trying also to apply the three architectural optimization concepts in the datapath's specification. However, we manage vertical parallelism and operation chaining at a finer degree of granularity.…”

Section: Related Workmentioning

confidence: 99%

“…4.10a), (iii) a FCC-based [16] reconfigurable datapath comprising two FCC nodes (Fig. 4.10b) with aggressive operation chaining and (iv) the NISC architecture [17] with 4 ALUs and 1 multiplier unit combining horizontal and vertical parallelism together with data forwarding features. Actually, for the CRISP-like case we consider the reconfigurable datapath of one flexible slice.…”

Section: Performance Improvementsmentioning

confidence: 99%

See 2 more Smart Citations

Μεθοδολογίες Αυτοματοποιημένης Εξερεύνησης Και Σύνθεσης Επαναδιατάξιμων Συνεπεξεργαστών Υλικού

Ξύδης¹

View full text Add to dashboard Cite

Οι τεχνολογικές εξελίξεις στον τομέα της μικρο-ηλεκτρονικής επιτρέπουν σήμερα την ανάπτυξη πολύπλοκων ενσωματωμένων υπολογιστικών συσκευών π.χ. κινητά τηλέφωνα, ψηφιακές κάμερες, που κυριαρχούν τη σύγχρονη καθημερινότητα. Οι σχεδιαστές καλούνται να αντιμετωπίσουν την αυξημένη πολυπλοκότητα παρέχοντας σχεδιαστικές λύσεις που ικανοποιούν ένα αντικρουόμενο σύνολο αυστηρών λειτουργικών και οικονομικών περιορισμών. Σήμερα είναι γενικά αποδεκτό ότι χωρίς τη χρήση αυτοματοποιημένων εργαλείων που βελτιστοποιούν αισθητά τις συνιστώσες υλικού και λογισμικού του συστήματος οι σχεδιαστές οδηγούνται στην υιοθέτηση υπο-βέλτιστων σχεδιαστικών λύσεων. Η παρούσα διατριβή στοχεύει στην αντιμετώπιση του παραπάνω προβλήματος μέσω της ανάπτυξης ενός συνόλου μεθοδολογιών σχεδίασης που επιτρέπουν αποδοτική εξερεύνηση και σύνθεση αρχιτεκτονικών λύσεων υλικού και λογισμικού. Πιο συγκεκριμένα οι προτεινόμενες μεθοδολογίες αφορούν (i) την ανάπτυξη εξειδικευμένων λύσεων λογισμικού για δυναμική διαχείριση μνήμης πολύ-νηματικών εφαρμογών και (ii) τη σχεδίαση αποδοτικών λύσεων υλικού τόσο για επαναδιατάξιμες όσο και εξειδικευμένες αρχιτεκτονικές συνεπεξεργαστή. Σε ότι αφορά στις μεθοδολογίες αυτοματοποιημένης εξερεύνησης παρουσιάζεται η μοντελοποίηση και η ανάλυση σε βασικές συνιστώσες του χώρου σχεδίασης των δυναμικών διαχειριστών μνήμης για πολύ-νηματικές εφαρμογές. Προτείνονται νέοι αλγόριθμοι εξερεύνησης και διάσχισης του παραπάνω χώρου σχεδίασης βάσει μεθόδων ορθογώνιου διαχωρισμού των αποφάσεων που επιτρέπουν την πολύ-κριτηριακή εξειδίκευση και την αυτοματοποιημένη παραγωγή λογισμικού των δυναμικών διαχειριστών μνήμης. Επιπλέον προτείνεται μια νέα θεώρηση για την παραμετρική μοντελοποίηση του χώρου σχεδίασης εξειδικευμένων συνεπεξεργαστών υλικού η οποία λαμβάνει υπόψη τις επιδράσεις των σχεδιαστικών αποφάσεων από τα επίπεδα αφαίρεσης συμπεριφοράς αλγορίθμου και αρχιτεκτονικής με στόχο τη συνδυασμένη βελτιστοποίηση της επίδοσης και της επιφάνειας υλικού. Νέοι αλγόριθμοι εξερεύνησης αναπτύχθηκαν ώστε να επιτυγχάνεται γρήγορη αναζήτηση με αποδοτική σύγκλιση στις καθολικά βέλτιστες σχεδιαστικές λύσεις. Σε ότι αφορά στις μεθοδολογίες αρχιτεκτονικής σύνθεσης επαναδιατάξιμων συνεπεξεργαστών υλικού παρουσιάζεται η τεχνική Εισαγωγή Ευελιξίας για κυκλωματική σχεδίαση επαναδιατάξιμων αρχιτεκτονικών αδρομερούς υφής. Η προτεινόμενη τεχνική εκμεταλλεύεται την κατοπτρική συμμετρία στις διασυνδέσεις εξειδικευμένων (μη-επαναδιατάξιμων) αριθμητικών κυκλωμάτων και μέσω κατάλληλων μετασχηματισμών επιτυγχάνει τη σχεδίαση ενός νέου επαναδιατάξιμου μικρο-αρχιτεκτονικού πρότυπου το οποίο συνδυάζει τον οριζόντιο και κάθετο παραλληλισμό με δυνατότητες υπολογιστικής αλυσίδωσης λειτουργιών. Επιπροσθέτως, προτείνεται και μια δεύτερη επαναδιατάξιμη αρχιτεκτονική συνεπεξεργαστή, η οποία βασίζεται στη χρήση μεθόδων αριθμητικής βελτιστοποίησης για σχεδίαση ευέλικτων συνεπεξεργαστών με αλυσίδωση λειτουργιών. Για κάθε επαναδιατάξιμο συνεπεξεργαστή αναπτύχθηκαν νέοι αλγόριθμοι σχεδίασης για αυτοματοποιημένη απεικόνιση εφαρμογών στις προτεινόμενες αρχιτεκτονικές. Η μελέτη της αποδοτικότητας των προτεινόμενων μεθοδολογιών πραγματοποιήθηκε μέσω εκτενών πειραματικών αξιολογήσεων και συγκρίσεων με τις αντίστοιχες σχεδιαστικές λύσεις αιχμής. Σε κάθε περίπτωση, διαπιστώνεται πως η υιοθέτηση των μεθοδολογιών που αναπτύχθηκαν στην παρούσα διατριβή, οδηγεί σε σημαντική μετατόπιση των σχεδιαστικών λύσεων προς πιο αποδοτικές υλοποιήσεις.

show abstract

Automatic Data Path Generation from C code for Custom Processors

Trajković

Gajski

IFIP – The International Federation for Information Processing

View full text Add to dashboard Cite

Abstract:The stringent performance constraints and short time to market of modern digital systems require automatic methods for design of high performance applicationspecific architectures. This paper presents a novel algorithm for automatic generation of custom pipelined data path for a given application from its C code. The data path optimization targets both resource utilization and performance. The input to this architecture generator includes application C code, operation execution frequencies obtained by the profile run and a component library consisting of functional units, busses, multiplexers etc. The output is data path specified as a net-list of resource instances and their connections. The algorithm starts with an architecture that supports maximum parallelism for implementation of the input C code and iteratively refines it until an efficient resource utilization is obtained while maintaining the performance constraint. This paper also presents an algorithm to choose the priority of application basic blocks for optimization. Our experimental results show that automatically generated data paths satisfy given performance criteria and can be obtained in a matter of minutes leading to significant productivity gains.

show abstract

Utilizing horizontal and vertical parallelism with a no-instruction-set compiler for custom datapaths

Cited by 32 publications

References 8 publications

Improving Low Power Processor Efficiency with Static Pipelining

Improving Low Power Processor Efficiency with Static Pipelining

Μεθοδολογίες Αυτοματοποιημένης Εξερεύνησης Και Σύνθεσης Επαναδιατάξιμων Συνεπεξεργαστών Υλικού

Automatic Data Path Generation from C code for Custom Processors

Contact Info

Product

Resources

About