Ultra-Thin Fully Depleted SOI Devices with Thin BOX, Ground Plane and Strained Liner Booster

Gallon, C.; Fenouillet-Béranger, C.; Vandooren, A.; Bœuf, F.; Monfray, S.; Payet, F.; Orain, S.; Fiori, Vincent; Salvetti, F.; Loubet, N.; Charbuillet, C.; Toffoli, A.; Allain, F.; Romanjek, K.; Cayrefourcq, I.; Ghyselen, B.; Mazuré, C.; Delille, D.; Judong, F.; Perrot, C.; Hopstaken, M.; Scheblin, P.; Rivallin, P.; Brévard, L.; Faynot, O.; Cristoloveanu, S.; Skotnicki, T.

doi:10.1109/soi.2006.284410

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“…There has been a steady reduction in the minimum demonstrated body thicknesses (T si ) moving from ~100nm in the 1980s and early 90s [34][35], down to the 15-20nm range in early 2000 [36][37][38], and more recently to values significantly below 10nm [39][40][41].…”

Section: A Additional Electrostatic Confinement In Planarmentioning

confidence: 99%

CMOS transistor scaling past 32nm and implications on variation

Kuhn

2010

2010 IEEE/SEMI Advanced Semiconductor Manufacturing Conference (ASMC)

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This paper explores CMOS transistor scaling past the 32nm generation and its implications on variation. Front-end variation sources are reviewed, with detailed discussion on lithography and polish variation sources past 32nm. New transistor architectures are discussed, with emphasis on benefits and challenges relative to variation.Detailed variation measurement techniques are reviewed, with supporting multigenerational trend results, including data from the 32nm node.

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Section: A Additional Electrostatic Confinement In Planarmentioning

confidence: 99%

CMOS transistor scaling past 32nm and implications on variation

Kuhn

2010

2010 IEEE/SEMI Advanced Semiconductor Manufacturing Conference (ASMC)

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“…However, the linear threshold voltage behaviour is similar whatever the GP condition. It is certainly due to the fact that as the GP doping becomes superior to 5.10 18 cm À3 , the threshold voltage saturates for larger GP doping concentration [6].…”

Section: Thin Box With and Without Gpmentioning

confidence: 99%

Impact of a 10nm ultra-thin BOX (UTBOX) and ground plane on FDSOI devices for 32nm node and below

Fenouillet-Béranger

Perreau

Denorme³

et al. 2010

Solid-State Electronics

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“…A redução do DIBL proporcionada pela tecnologia UTBB é uma vantagem bastante explorada na literatura. Na figura 10, onde a redução do DIBL é apresentada em função da espessura, estruturas de diversas t Si e t BOX são comparadas (MONFRAY; SKOTNICKI, 2016), (GALLON et al, 2006). Para a curva referente ao valor fixo de t BOX , o eixo horizontal corresponde à espessura t Si , enquanto para a curva com t Si fixo, a variável é t BOX .…”

Section: Transistores Utbbunclassified

“…A primeira delas é através da polarização de substrato, que muda o potencial da região ativa do silício e, portanto, a tensão de limiar que deve ser aplicada à porta para a condução de corrente (GALLON et al, 2006). A polarização positiva do substrato para um nMOS e a consequente redução de V T se relaciona com outras vantagens, como a alternância mais rápida entre os estados ligado/desligado do transistor, o que pode ser usado para otimizar sua performance e consumo de potência (MONFRAY; SKOTNICKI, 2016), trazendo flexibilidade para os projetistas de circuitos integrados.…”

Section: Fonte: Autoraunclassified

Associação série assimétrica de transistores SOI MOS de camada de silício e óxido enterrado uktrafinos (UTBB) para aplicações analógicas de alto desempenho

d'Oliveira¹

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pela orientação deste trabalho, por sua dedicação, confiança, apoio, paciência e amizade, decisivos para a conclusão deste trabalho.Aos doutores Denis Flandre e Valeriya Kiltchytska, pela direção, pelo valiosíssimo apoio e pelas contribuições imprescindíveis a este projeto.Aos meus amigos, pela cooperação e auxílio, incontestáveis independente da distância, compreensivos com minha frequente falta e entusiasmados com o meu futuro.À minha família, incondicionalmente paciente e solícita em todos os momentos.A CAPES pelo apoio financeiro, sem o qual este projeto neto se tornaria inviável.A tantas outras pessoas que colaboraram com este trabalho de alguma forma e que involuntariamente foram omitidas. RESUMOEste trabalho apresenta uma análise, realizada através de simulações numéricas bidimensionais, simulações SPICE e caracterizações experimentais, de associações série (SC), implementadas na tecnologia Camada de Silício e Óxido Enterrado Ultrafinos (Ultra-Thin Body and BOX) (UTBB). As associações são constituídas por dois transistores associados em série e conectados pelas portas, com o intuito de melhorar as figuras de mérito analógicas do transistor composto. Na tecnologia UTBB, o controle da tensão de limiar (V T ) por meio da polarização de substrato é uma vantagem para esta estrutura, que se beneficia deste tipo de assimetria entre seus transistores. No caso da Associação Série Assimétrica (Asymmetric Self-Cascode) (A-SC), a tensão de limiar do transistor próximo ao dreno deve ser sempre menor que a V T do transistor próximo à fonte, enquanto a Associação Série Simétrica (Symmetric Self-Cascode) (S-SC) tem componentes de tensão de limiar idêntica. Foram explorados os efeitos de diferentes Plano de Terra (Ground Plane) (GP), comprimentos de canal, polarizações de substrato e suas diferentes combinações no comportamento dos transistores. Foi desenvolvido um método de caracterização DC de associações série através de um código construtor de curvas I-V, o que facilitou a análise experimental de Associação Série (Self-Cascode) (SC) para implementação em novas tecnologias. Comparações entre A-SC, S-SC e transistores únicos foram utilizadas para chegar às conclusões deste projeto. Foi possível observar características analógicas melhores nos dispositivos A-SC, especialmente quando há uma maior diferença entre as V T dos transistores que a compõem.

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Ultra-Thin Fully Depleted SOI Devices with Thin BOX, Ground Plane and Strained Liner Booster

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CMOS transistor scaling past 32nm and implications on variation

CMOS transistor scaling past 32nm and implications on variation

Impact of a 10nm ultra-thin BOX (UTBOX) and ground plane on FDSOI devices for 32nm node and below

Associação série assimétrica de transistores SOI MOS de camada de silício e óxido enterrado uktrafinos (UTBB) para aplicações analógicas de alto desempenho

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