Multi-Rate Programmable Equalizer for M-PHY Serial Interface

Tsimpos, Andreas; Demartinos, Andreas Christos; Vlassis, S.; Souliotis, George

doi:10.1109/tetc.2019.2893735

Cited by 3 publications

(24 citation statements)

References 18 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…As a result, on RX side an equalization scheme capable of widely adjusting its transfer function is required, offering optimized performance for a large variety of different channel characteristics and operation conditions. In order to cover the wide frequency range of 1Gbps-12Gbps specified by M-PHY standard, while consuming reasonable power and area, a CTLE based equalization scheme, employing power efficient programmability techniques has been designed [155].…”

Section: Proposed Multi-rate Programmable Equalizermentioning

confidence: 99%

“…Firstly, coarse tuning is employed to roughly adjust the transfer function and the power dissipation according to the specified gear. Afterwards, through fine tuning the transfer function is precisely adjusted to cover rate A or rate B and compensate PVT variations [155].…”

Section: Proposed Multi-rate Programmable Equalizermentioning

confidence: 99%

“…,where Kp is the current gain factor and W/L is the dimension aspect ratio of the input pMOS devices. The circuit poles and zeros are adjusted through the controllable elements RSGi,s1, ROGi,s1 and CSi,s1 while gmi,s1 by the controllable current IBGi,s1 [155].…”

Section: High-pass Input Stagesmentioning

confidence: 99%

“…As already mentioned, the coarse trimming adjusts the transfer function between gears where the position of poles and zeros need large movements to lower or higher frequency bands. The fine trimming optimizes the zero fz position, makes it equal to the channel cut-off frequency fch in order to minimize STDDJ and compensates the channel response [155]. Coarse tuning is achieved by controlling the values of RGi, ROGi,s1 and IBGi,s1.…”

Section: High-pass Input Stagesmentioning

confidence: 99%

“…These large variations result in rearrangement of fz, fp.low and fp.high at lower frequencies. In addition, using the aforementioned course tuning methodology, the output common mode voltage of the HP stage 1 remains at the same level, which is equal to VO.CTLE1.cm =½IBGi,s1ROGi,s1 and independent by the operating Gear [155].…”

Section: High-pass Input Stagesmentioning

confidence: 99%

See 4 more Smart Citations

Multi-data rate receiver for high-speed serial interfaces

Tsimpos¹

View full text Add to dashboard Cite

Η ραγδαία εξέλιξη της τεχνολογίας ολοκλήρωσης σε συνδυασμό με την ανάπτυξη βελτιωμένων κεντρικών μονάδων επεξεργασίας, έχουν επιφέρει τα τελευταία χρόνια σημαντική βελτίωση της επεξεργαστικής ισχύος των ηλεκτρονικών συστημάτων. Παρ’ όλα αυτά, η αύξηση της συνολικής απόδοσης ενός υπολογιστικού συστήματος, πέραν της βελτιωμένης επεξεργαστικής ισχύος, προϋποθέτει επίσης την αύξηση της ταχύτητας μεταφοράς δεδομένων μεταξύ των ολοκληρωμένων κυκλωμάτων από τα οποία αποτελείται. Η φυσική διασύνδεση - μεταφορά δεδομένων, μεταξύ των ολοκληρωμένων κυκλωμάτων που ενσωματώνονται στη μητρική πλακέτα μιας σύγχρονης ηλεκτρονικής συσκευής, πραγματοποιείται χρησιμοποιώντας πομποδέκτες σειριακής μετάδοσης δεδομένων οι οποίοι αναφέρονται στην βιβλιογραφία ως σειριακές διεπαφές υψηλών ταχυτήτων. Οι παραπάνω διασυνδέσεις πέραν του υψηλού ρυθμού μετάδοσης δεδομένων, απαιτούν επίσης μεγάλο συχνοτικό εύρος λειτουργίας, μικρό αριθμό ακροδεκτών εισόδου εξόδου, καθώς και χαμηλή κατανάλωση ενέργειας. Το αντικείμενο της παρούσας διδακτορικής διατριβής αφορά την σχεδίαση ενός δέκτης σειριακής μετάδοσης δεδομένων υψηλών ταχυτήτων, ο οποίος προορίζεται για σύγχρονες φορητές ηλεκτρονικές συσκευές (έξυπνα κινητά τηλέφωνα, φορητούς υπολογιστές), καθώς επίσης την ανάπτυξη καινοτόμων τεχνικών σχεδίασης και κυκλωματικών τοπολογιών, οι οποίες κατά την υιοθέτηση τους μπορούν να συνεισφέρουν στη βελτίωσης της απόδοσης ορισμένων εκ των κρισιμότερων υποσυστημάτων από τα οποία αποτελείται το σύστημα ενός δέκτη. Αρχικά μελετώνται και αναλύονται οι πηγές και οι τύποι θορύβου χρονισμού (Jitter) που συναντώνται στα συστήματα σειριακής μετάδοσης δεδομένων. Προτείνεται μια μέθοδος μοντελοποίησης αυτών, η οποία βασίζεται στη γλώσσα περιγραφής υλικού Verilog-AMS και σχεδιάζεται μια γεννήτρια θορύβου, ικανή να παράγει τυχαία σήματα δεδομένων διαστρεβλωμένα από θόρυβο χρονισμού. Τα σήματα αυτά είναι κατάλληλα για την αξιολόγιση της απόδοσης μέσω εξομοιώσεων οποιουδήποτε δεκτή σειριακής μετάδοσης δεδομένων, ενώ η προτεινόμενη γεννήτρια θορύβου μπορεί εύκολα να παραμετροποιηθεί ώστε να είναι σύμφωνη με τις προδιάγραφες που ορίζει το εκάστοτε πρωτόκολλο επικοινωνίας. Στη συνέχεια εξετάζονται τεχνικές απόρριψης θορύβου, ο οποίος προκύπτει ως αποτέλεσμα του περιορισμένου εύρους ζώνης των καναλιών μετάδοσης δεδομένων, καθώς επίσης προτείνεται και σχεδιάζεται ένας ισοσταθμιστής απωλειών καναλιού συνεχούς χρόνου. Ο προτεινόμενος ισοσταθμιστής, εκμεταλλευόμενος την σημαντική μεταβολή του εύρους ζώνης που μπορεί να επιτευχθεί μέσω κατάλληλης αναπροσαρμογής των χαρακτηριστικών πόλωσης των κυκλωμάτων από τα οποία δομείται, καθιστά δυνατή την λειτουργία του σε ένα μεγάλο εύρος συχνοτήτων. Παράλληλα είναι ικανός προσφέρει βελτιστοποιημένη κατανάλωση ισχύος αναλόγως με την συχνότητα λειτουργίας.Έπειτα, η μελέτη εστιάζει σε τεχνικές παραγωγής ρολογιού πολλαπλών φάσεων. Η παραγωγή πολλαπλών φάσεων ρολογιού αποτελεί μια εκ των σημαντικότερων διεργασιών, την οποία θα πρέπει να είναι ικανό να πραγματοποιεί, ένα σύστημα χρονισμού που ενσωματώνεται στο πομπό ή το δέκτη ενός συγχρόνου συστήματος σειριακής μετάδοσης δεδομένων. Προτείνονται δυο νέες τοπολογίες παρεμβολέων φάσεων που προσφέρουν υψηλή ακρίβεια, μεγάλο συχνοτικό εύρος λειτουργίας, χαμηλή κατανάλωση ισχύος καθώς και τη δυνατότητα εύκολης επέκτασης της ευκρίνειας των παραγόμενων φάσεων μέσω απλών αναπροσαρμογών της τοπολογίας τους. Η ικανότητα των προτεινόμενων κυκλωμάτων να χρησιμοποιηθούν σε πραγματικές εφαρμογές προσφέροντας βελτιωμένες επιδόσεις συγκρινόμενες με ήδη υπάρχουσες τοπολογίες στη βιβλιογραφία, επιδεικνύεται μέσω της σχεδίασης ενός βρόγχου ανάκτησης ρολογιού και δεδομένων. Τέλος, προτείνεται ένας πολλαπλασιαστής συχνότητας ρολογιού της τάξεως των GHz, ο οποίος βασιζόμενος στην τεχνική παραγωγής και πολυπλεξίας πολλαπλών φάσεων, είναι ικανός να πραγματοποιήσει πολλαπλασιασμούς συχνότητας με ακέραιο πολλαπλασιαστικό βήμα. Βασιζόμενο στην ίδια αρχή λειτουργίας το προτεινόμενο κύκλωμα μπορεί να πραγματοποιήσει, πέραν από ακέραιους, κλασματικούς πολλαπλασιασμούς, με απλή αναπροσαρμογή του κυκλώματος παρεμβολέα φάσεων. Το σύνολο των κυκλωμάτων που προτείνονται στα πλαίσια της παρούσας διδακτορικής διατριβής, έχουν σχεδιαστεί με βάση τις προδιάγραφες που ορίζει το M-PHY Standard, το οποίο είναι ένα από τα πιο σύγχρονα πρωτόκολλα σειριακής μετάδοσης δεδομένων για φορητές συσκευές.

show abstract

Section: Proposed Multi-rate Programmable Equalizermentioning

confidence: 99%

Section: Proposed Multi-rate Programmable Equalizermentioning

confidence: 99%

Section: High-pass Input Stagesmentioning

confidence: 99%

Section: High-pass Input Stagesmentioning

confidence: 99%

Section: High-pass Input Stagesmentioning

confidence: 99%

See 3 more Smart Citations

Multi-data rate receiver for high-speed serial interfaces

Tsimpos¹

View full text Add to dashboard Cite

show abstract

A Study on System Level UFS M-PHY Reliability Measurement Method Using RDVS

Yang

Kim

Park

et al. 2021

2021 IEEE International Reliability Physics Symposium (IRPS)

View full text Add to dashboard Cite

Review of State-of-the-Art FPGA Applications in IoT Networks

Magyari

Chen

2022

Sensors

View full text Add to dashboard Cite

Modern networks used for integrating custom Internet of Things (IoT) systems and devices have restrictions and requirements unique to their individual applications. These application specific demands require custom designed hardware to maximize throughput, security and data integrity whilst minimizing latency, power consumption, and form factor. Within this paper, we describe current, state-of-the-art works that utilize FPGAs for IoT network developments. We analyze two categories of works: those that prioritize reducing power consumption, and those that prioritize networking features. Further, we describe how future works can improve upon these designs and therefore improve the efficiency of resource-constrained IoT networks.

show abstract

Multi-Rate Programmable Equalizer for M-PHY Serial Interface

Cited by 3 publications

References 18 publications

Multi-data rate receiver for high-speed serial interfaces

Multi-data rate receiver for high-speed serial interfaces

A Study on System Level UFS M-PHY Reliability Measurement Method Using RDVS

Review of State-of-the-Art FPGA Applications in IoT Networks

Contact Info

Product

Resources

About