Impact of adaptive proactive reconfiguration technique on Vmin and lifetime of SRAM caches

Pouyan, Peyman; Amat, E.; Barajas, E.; Rubio, Antonio

doi:10.1109/isqed.2014.6783303

Cited by 5 publications

(4 citation statements)

References 20 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…All of the results Chapter has been published in Conference papers of VLSI Test Symposium (VTS 2012) [88], International Conference Mixed Design of Integrated Circuits and Systems (MIXDES 2012) [95], Design Automation Test Europe (DATE 2013) [96], International Symposium on Quality Electronic Design (ISQED 2014) [97] and Journal paper of IEEE Transaction on VLSI (TVLSI 2015) [98].…”

Section: Discussionmentioning

confidence: 99%

See 1 more Smart Citation

Reliability-aware memory design using advanced reconfiguration mechanisms

Pouyan

View full text Add to dashboard Cite

Fast and Complex Data Memory systems has become a necessity in modern computational units in today's integrated circuits. These memory systems are integrated in form of large embedded memory for data manipulation and storage. This goal has been achieved by the aggressive scaling of transistor dimensions to few nanometer (nm) sizes, though; such a progress comes with a drawback, making it critical to obtain high yields of the chips. Process variability, due to manufacturing imperfections, along with temporal aging, mainly induced by higher electric fields and temperature, are two of the more significant threats that can no longer be ignored in nano-scale embedded memory circuits, and can have high impact on their robustness. Static Random Access Memory (SRAM) is one of the most used embedded memories; generally implemented with the smallest device dimensions and therefore its robustness can be highly important in nanometer domain design paradigm. Their reliable operation needs to be considered and achieved both in cell and also in architectural SRAM array design. Recently, and with the approach to near/below 10nm design generations, novel non-FET devices such as Memristors are attracting high attention as a possible candidate to replace the conventional memory technologies. In spite of their favorable characteristics such as being low power and highly scalable, they also suffer with reliability challenges, such as process variability and endurance degradation, which needs to be mitigated at device and architectural level. This thesis work tackles such problem of reliability concerns in memories by utilizing advanced reconfiguration techniques. In both SRAM arrays and Memristive crossbar memories novel reconfiguration strategies are considered and analyzed, which can extend the memory lifetime. These techniques include monitoring circuits to check the reliability status of the memory units, and architectural implementations in order to reconfigure the memory system to a more reliable configuration before a fail happens. Actualmente, el diseño de sistemas de memoria en circuitos integrados busca continuamente que sean más rápidos y complejos, lo cual se ha vuelto de gran necesidad para las unidades de computación modernas. Estos sistemas de memoria están integrados en forma de memoria embebida para una mejor manipulación de los datos y de su almacenamiento. Dicho objetivo ha sido conseguido gracias al agresivo escalado de las dimensiones del transistor, el cual está llegando a las dimensiones nanométricas. Ahora bien, tal progreso ha conllevado el inconveniente de una menor fiabilidad, dado que ha sido altamente difícil obtener elevados rendimientos de los chips. La variabilidad de proceso - debido a las imperfecciones de fabricación - junto con la degradación de los dispositivos - principalmente inducido por el elevado campo eléctrico y altas temperaturas - son dos de las más relevantes amenazas que no pueden ni deben ser ignoradas por más tiempo en los circuitos embebidos de memoria, echo que puede tener un elevado impacto en su robusteza final. Static Random Access Memory (SRAM) es una de las celdas de memoria más utilizadas en la actualidad. Generalmente, estas celdas son implementadas con las menores dimensiones de dispositivos, lo que conlleva que el estudio de su robusteza es de gran relevancia en el actual paradigma de diseño en el rango nanométrico. La fiabilidad de sus operaciones necesita ser considerada y conseguida tanto a nivel de celda de memoria como en el diseño de arquitecturas complejas basadas en celdas de memoria SRAM. Actualmente, con el diseño de sistemas basados en dispositivos de 10nm, dispositivos nuevos no-FET tales como los memristores están atrayendo una elevada atención como posibles candidatos para reemplazar las actuales tecnologías de memorias convencionales. A pesar de sus características favorables, tales como el bajo consumo como la alta escabilidad, ellos también padecen de relevantes retos de fiabilidad, como son la variabilidad de proceso y la degradación de la resistencia, la cual necesita ser mitigada tanto a nivel de dispositivo como a nivel arquitectural. Con todo esto, esta tesis doctoral afronta tales problemas de fiabilidad en memorias mediante la utilización de técnicas de reconfiguración avanzada. La consideración de nuevas estrategias de reconfiguración han resultado ser validas tanto para las memorias basadas en celdas SRAM como en `memristive crossbar¿, donde se ha observado una mejora significativa del tiempo de vida en ambos casos. Estas técnicas incluyen circuitos de monitorización para comprobar la fiabilidad de las unidades de memoria, y la implementación arquitectural con el objetivo de reconfigurar los sistemas de memoria hacia una configuración mucho más fiables antes de que el fallo suceda

show abstract

Section: Discussionmentioning

confidence: 99%

“…All of the results Chapter has been published in Conference papers of Design Automation Test Europe (DATE 2013) [96], International Symposium on Quality Electronic Design (ISQED 2014) [97] and Journal paper of IEEE Transaction on VLSI (TVLSI 2015) [98].…”

Section: Reliability-aware Memory Design Using Advanced Reconfigurati...mentioning

confidence: 99%

Reliability-aware memory design using advanced reconfiguration mechanisms

Pouyan

View full text Add to dashboard Cite

show abstract

“…Before the die is fabricated and packaged, we can identify parametric mitigation techniques in two complementary domains: either design related or related to process technology. With respect to the various design stages, which finally lead to the tape-out, parametric mitigation can be applied either by optimizing the existing design (without adding new features) [126,10,286] or by enhancing the design with additional capabilities for parametric reliability [284,209]. In the category of process technology, we include all mitigation techniques that are employed during the processing of the wafer so that the target design can be taped out with minimal parametric violations.…”

Section: Single Diementioning

confidence: 99%

“…Pre-Fab Design Related Design Optimization [126,10], [286] Capability Addition [209,284] Process Technology Materials [82,266] Lithography [286], [205,285] Post-Fab Before Market Non-Intrusive [238,153,165] Intrusive [80,206,70] After Market Reactive [291,216], [180] Chapters 5 and 6…”

Section: Single Diementioning

confidence: 99%

Modeling and mitigation of parametric time-dependent variability in digital systems

Ροδόπουλος¹

View full text Add to dashboard Cite

Οι σύγχρονες τεχνολογιές πυριτίου φέρνουν στο προσκήνιο μία ποικιλία προκλήσεων για την αξιοπιστία ψηφιακών ολοκληρωμένων κυκλωμάτων. Δομικά στοιχεία, όπως τα υλικά υψηλής διηλεκτρικής σταθεράς στην πύλη των τρανζίστορ, παρουσιάζουν στατική αλλά και χρονικά εξαρτόμενη μεταβλητότητα. Αντιπροσωπευτικό παράδειγμα είναι τα φαινόμενα Bias Temperature Instability (BTI) και Random Telegraph Noise (RTN). Η χρήση τέτοιων υλικών υψηλής τεχνολογίας επιτρέπει την σμήκρυνση των ολοκληρωμένων κυκλωμάτων, η οποία επιπρόσθετα ενισχύει την διακριτοποίηση της ύλης μέσα στο κανάλι των τρανζίστορ. Αυτές οι κατασκευαστικές τάσεις προάγουν την στατική και χρονικά εξαρτόμενη μεταβλητότητα των ψηφιακών ολοκληρωμένων κυκλωμάτων. Είναι λογικό ότι όσο ενισχύεται η μεταβλητότητα των υλικών, τόσο πληθαίνουν τα σφάλματα σε επίπεδο κυκλώματος και συστήματος. Σε συνδυασμό με τις συνεχώς διευρυνόμενες λειτουργίες ολοκληρωμένων κυκλωμάτων (τάση "More than Moore"), είναι λογικό να αναμένουμε ότι μελλοντικά ολοκληρωμένα κυκλώματα θα παρουσιάζουν αξιοπιστία που μεταβάλεται κατά τη διάρκεια της "ζωής" τους. Ο στόχος της παρούσας έρευνας είναι να μοντελοποίησει αλλά και να αναπτύξει τρόπους αντιμετώπισης της στατικής και χρονικά εξαρτόμενης μεταβλητότητας. Στοχευόμενα συστήματα είναι τα ψηφιακά ολοκληρωμένα συστήματα, όπως επεξεργαστές και μνήμες αυτών. Η παρούσα έρευνα παρουσιάζει πρακτικές εφαρμογές που επιβεβαιώνουν και επεκτείνουν τεχνικές για την μοντελοποίηση και αντιμετώπιση της στατικής και χρονικά εξαρτόμενης μεταβλητότητας ολοκληρωμένων συστημάτων. Το παρόν κείμενο είναι διαχωρισμένο σε δύο κύρια μέρη.Το πρώτο μέρος αφορά τη μοντελοποίηση και ξεκινά με μία επανάληψη βασικών εννοιών ατομιστικής προσομοίωσης, που χρησιμοποιείται εκτεταμένα για φαινόμενα όπως BTI και RTN, ειδικά για τρανζίστορ σε διαστάσεις δεκάδων νανομέτρων. Κατά συνέπεια, εκτίθεται η πολυπλοκότητα αυτών των μοντέλων. Η παρούσα έρευνα αντιμετωπίζει την υψηλή πολυπλοκότητα της μοντελοποίησης αξιοπιστίας προτείνοντας την έννοια της συμπαγούς ψηφιακής κυματομορφής (Compact Digital Waveform - CDW). Αυτό το πρότυπο απεικόνισης κυματομορφών απομονώνει διαδοχικές περιοχές ενός σήματος με παρόμοια μορφή (π.χ. βάσει συχνότητας) και τις συνοψίζει σε ένα σημείο. Αυτό επιτρέπει στην προσομοίωση να υπερπηδά διαστήματα ζωής του κυκλώματος, ενώ διατηρούνται τα χαρακτηριστικά του σήματος τα οποία είναι αναγκαία για την ορθότητα του ατομιστικού μοντέλου. Παραμένοντας στο μέτωπο της μοντελοποίησης, η παρούσα έρευνα συνεισφέρει επιπρόσθετα στην έκθεση της μεταβλητότητας των τρανζίστορ στο επίπεδο αρχιτεκτονικής. Η μετρική που επιλέγεται είναι η πιθανότητα αποτυχίας του εκάστοτε υποσυστήματος, Pfail. Τέτοιες μετρικές είναι απαραίτητες στους αρχιτέκτονες υπολογιστών, ώστε να μπορούν να λάβουν κατάλληλα σχεδιαστικά μέτρα απενεργοποίησης ή διόρθωσης σφαλμάτων. Για τον υπολογισμό του Pfail χρησιμοποιείται η τεχνική Most Probable Failure Point (MPFP), η οποία εφαρμόζεται στο παρόν κείμενο για την περίπτωση μεταβλητότητας λόγω BTI/RTN. Επίσης, αποδεικνύεται η σημασία του σωστού υπολογισμού τυπικής απόκλισης της μεταβολής τάσης κατωφλίου για τον υπολογισμού του Pfail.Η αποτυχία ορισμένων υποσυστημάτων σε ένα ολοκληρωμένο κύκλωμα συνήθως προκαλεί κάποια αντίδραση από εσωτερικούς μηχανισμούς. Ο όρος Αξιοπιστία, Διαθεσιμότητα και Επισκευασιμότητα (Reliability, Availability and Serviceability - RAS) χρησιμοποιείται στη βιομηχανία και ακαδημία για να περιγράψει τέτοιες τεχνικές. Η χρήση τέτοιων τεχνικών αντιμετώπισης συνδέεται άρρικτα με τον ρυθμό εμφάνισης σφαλμάτω σε κυκλωματικό επίπεδο.Το δεύτερο μέρος της παρούσας έρευνας αφορά την αντιμετώπιση της χρονικά εξαρτόμενης μεταβλητότητας. Σημείο έναρξης είναι μία απλή RAS τεχνική που χρησιμοποιείται για την αντιμετώπιση παροδικών σφαλμάτων στο υλικό και βασίζεται σε επαναφορά εκτέλεσης. Η τεχνική αυτή υλοποείται σε μία ερευνητική πλατφόρμα πολλών πυρήνων. Οι επαναφορές εκτέλεσης εγγυόνται ότι η εκτέλεση της εφαρμογής επανέρχεται σε σωστή αρχιτεκτονική κατάσταση. Ωστόσο, αυτό το μοντέλο διακοπής/εκτέλεσης, όσο λεπτομερείς και να είναι οι επαναφορές, επιβαρύνει την επίδοση της εκτέλεσης προσθέτοντας ένα χρονικό κόστος. Είναι ιδιαίτερα ενδιαφέρον να διερευνήσουμε κατά πόσο ένα υποσύνολο των σφαλμάτων μπορεί να αγνοηθεί, με σκοπό να μειώσουμε την χρονική επίδραση των επαναφορών εκτέλεσης. Στην παρούσα έρευνα, παρουσιάζουμε αναλυτικά τον συμβιβασμό μεταξύ της ορθότητας εκτέλεσης, της επίδοσης και της καταναλυσκόμενης ενέργειας. Επιπρόσθετα, η παρούσα έρευνα προτείνει τη γενίκευση του προβλήματος αξιόπιστης επίδοσης ψηφιακών συστημάτων, ειδικότερα υπό την επίδραση τεχνικών RAS. Σε αυτή τη κατεύθυνση, παρουσιάζεται η μαθηματική θεμελίωση του προβλήματος της αξιόπιστης επίδοσης και προτείνεται μία τεχνική αυτομάτου ελέγχου για την αντιμετώπισης της. Ποιο συγκεκριμένα, ένας ελεγκτής PID χρησιμοποείται για να διαμορφώσει την συχνότητα ενός επεξεργαστή κατά τη διάρκεια της εκτέλεσης. Η αποτελεσματικότητα αυτής της τεχνικής παρουσιάζεται τόσο μέσα από προσομοιώσεις όσο και μέσα από υλοποίηση λογισμικού που εκτελείται σε πραγματική πλατφόρμα.

show abstract

Enhancing the Lifetime of STT-RAM by IFTRP

Priya,

Naick,

Ramasubramanian

2024

Eng. Res. Express

View full text Add to dashboard Cite

Spin Transfer Torque Random Access memory (STT-RAM) is a better alternative to overcome the shortcomings of the existing memory technologies. But, the implementation of STT-RAM memory technologies on the existing memory are limited due to its write restriction. The disadvantages of STT-RAM have been overcome by many of the existing techniques. The existing techniques either reduce the writes or variation in the writes on the cache block in inter-set(IeS) or intra-set(IrS) by writing the data from hot block to cold block, which may lead to a Repeated Address Attack. A IFTRP (Inter-secure Fault Tolerant Replacement Policy) is proposed to reduce the attacks and have lifetime enhancement on the STT-RAM. The variation in writes is reduced by IFTRP in both IeS and IrS by RSS (Randomized Swap Shift policy), RICL(Randomized Invalidation Cache Line) method with a variation in the threshold values, so that the location of data blocks is not predictable by the intruder. The proposed method also identifies the partial cell failures by flagging them as invalid, so that the future write is not performed on the invalid line. The proposed method reduces the attacks and improves the lifetime of the memory by 15% in cache and has negligible area overhead.

show abstract

Impact of adaptive proactive reconfiguration technique on Vmin and lifetime of SRAM caches

Cited by 5 publications

References 20 publications

Reliability-aware memory design using advanced reconfiguration mechanisms

Reliability-aware memory design using advanced reconfiguration mechanisms

Modeling and mitigation of parametric time-dependent variability in digital systems

Enhancing the Lifetime of STT-RAM by IFTRP

Contact Info

Product

Resources

About