Hashchip: A shared-resource multi-hash function processor architecture on FPGA

Ganesh, T.S.; Frederick, M.T.; Sudarshan, T. S. B.; Somani, Arun K.

doi:10.1016/j.vlsi.2005.12.007

Cited by 10 publications

(4 citation statements)

References 3 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…Unified resource shared architectures have been proposed for several cryptographic hashes/several block ciphers, or a combination of both. Several unified cryptographic hashes hardware designs have been reported so far: MD-5+SHA-1 was provided in [21], [22], MD5+RIPEMD-160 was proposed in [23] while a joint multi-hash core of SHA-1+MD-5 +RIPEMD-160 was reported in [24]. A multi-purpose AES core supporting all three key lengths and various modes of operation such as Cipher Block Chaining (CBC), Electronic Code Book (ECB) was reported in [25], [26] whereas a joint accelerator for the symmetric key ciphers such as AES/SMS4/Camellia was provided in [27].…”

Section: Resource-shared Architecturesmentioning

confidence: 99%

Resource-Shared Crypto-Coprocessor of AES Enc/Dec With SHA-3

Kundi

Khalid

Aziz

et al. 2020

IEEE Trans. Circuits Syst. I

View full text Add to dashboard Cite

Cryptographic co-processors are integral to the modern System-on-Chips. Flexibility in such designs serves dual purpose, i.e., it enables acceleration of different essential cryptographic primitives (Encryption/Authentication/Pseudo Random Number Generation (PRNG) ) and also results in design compaction via resource sharing. In this context, a novel resource-shared crypto-coprocessor, named AE$HA-3 is presented, which combines two National Institute of Standards and Technology (NIST) standardized algorithms, i.e., Advance Encryption Standard (AES) and Secure Hash Algorithm-3 (SHA-3). Due to algorithmic dissimilarities, so far no resource-shared implementation enabling AES key scheduling/ enc/dec and SHA-3 has been presented. AE$HA-3 exploits resource-sharing for area reduction, i.e., integration of Look-Up-Tables (I-Tables) for AES enc/dec; logical optimization of Six Input Equation (SixIE) for SHA-3; a Unified XOR Section to carry out both key whitening in AES and SHA-3 transformations. Furthermore, the AES key scheduling was performed using the same resource-shared hardware. The proposed AE$HA-3 on Xilinx Virtex FPGA family results in highest hardware efficiency in terms of Throughput per Slice (TPS), along with a 49.37% area consumption reduction, when compared against the smallest stand-alone implementations presented to date.

show abstract

Section: Resource-shared Architecturesmentioning

confidence: 99%

Resource-Shared Crypto-Coprocessor of AES Enc/Dec With SHA-3

Kundi

Khalid

Aziz

et al. 2020

IEEE Trans. Circuits Syst. I

View full text Add to dashboard Cite

show abstract

“…The SHA1 algorithm [28] uses a hash function to compress the message or data into a digest, which enables a message of variable length to generate a 160-bit message digest for verifying that the message has not been attacked or tampered with during transmission. The overall hardware framework of SHA1 is shown in Figure 2a, and the SHA1 hardware acceleration IP hashes the message block obtained after software padding and chunking.…”

Section: The Hardware Implementation Of Sha1mentioning

confidence: 99%

“…It is known from the architecture that both master devices have access to the main memory slave devices at the same time, so the AHB Bus with round-robin arbitration used in the architecture makes both CPU cores have the same priority, i.e., the fair occupancy of bus resources. The SHA1 algorithm [28] uses a hash function to compress the message or data into a digest, which enables a message of variable length to generate a 160-bit message digest for verifying that the message has not been attacked or tampered with during transmission. The overall hardware framework of SHA1 is shown in Figure 2a, and the SHA1 hardware acceleration IP hashes the message block obtained after software padding and chunking.…”

Section: Secure Hierarchical Bus Architecturementioning

confidence: 99%

DITES: A Lightweight and Flexible Dual-Core Isolated Trusted Execution SoC Based on RISC-V

Chen

et al. 2022

Sensors

View full text Add to dashboard Cite

A Trusted Execution Environment (TEE) is an efficient way to secure information. To obtain higher efficiency, the building of a dual-core system-on-chip (SoC) with TEE security capabilities is the hottest topic. However, TEE SoCs currently commonly use complex processor cores such as Rocket, resulting in high resource usage. More importantly, the cryptographic unit lacks flexibility and ignores secure communication in dual cores. To address the above problems, we propose DITES, a dual-core TEE SoC based on a Reduced Instruction Set Computer-V (RISC-V). At first, we designed a fully isolated multi-level bus architecture based on a lightweight RISC-V processor with an integrated crypto core supporting Secure Hashing Algorithm-1 (SHA1), Advanced Encryption Standard (AES), and Rivest–Shamir–Adleman (RSA), among which RSA can be configured to five key lengths. Then, we designed a secure boot based on Chain-of-Trust (CoT). Furthermore, we propose a hierarchical access policy to improve the security of inter-core communication. Finally, DITES is deployed on a Kintex 7 Field-Programmable-Gate-Array (FPGA) with a power consumption of 0.297 W, synthesized using TSMC 90 nm. From the results, the acceleration ratios of SHA1 and RSA1024 decryption/encryption can reach 75 and 1331/1493, respectively. Compared to exiting TEE SoCs, DITES has lower resource consumption, higher flexibility, and better security.

show abstract

“…Besides the above works that focus on the SHA-2 hash family, multi-mode architectures that target on different hash functions have also been proposed. In [Ganesh, Frederick, Sudarshan, & Somani, 2007] a multi-mode architecture for implementing the MD5, SHA-1, and RIPEMD160 hash functions was proposed, while in [Khan E. , El-Kharashi, Gebali, & Abd-El-Barr, 2007] a unified reconfigurable HMAC unit that supports the MD4, MD5, SHA-1, and RIPEMD160 hash functions has been introduced. In [Wang, Su, Huang, & Wu, 2004] an HMAC unit that integrates the MD5 and SHA-1 is presented and implemented in FPGA and ASIC technologies.…”

Section: Design Methodologies and Implementations Of Multi-mode Architectures For Sha-1 And Sha-2 Hash Familiesmentioning

confidence: 99%

Methodologies for deriving hardware architectures and VLSI implementations for cryptographic embedded systems

Athanasiou¹,

Athanasiou²

View full text Add to dashboard Cite

Ο 21ος αιώνας θεωρείται η εποχή της μαζικής επικοινωνίας και της ηλεκτρονικής πληροφορίας. Υπάρχει μία δραματική αύξηση των ηλεκτρονικών συναλλαγών σε όλο τον κόσμο. Αυτές οι ηλεκτρονικές επικοινωνίες και συναλλαγές ποικίλουν από αποστολή και λήψη πακέτων δεδομένων μέσω του Διαδικτύου ή αποθήκευση πολυμεσικών δεδομένων, έως και κρίσιμες οικονομικές ή/και στρατιωτικές υπηρεσίες. Όμως, αυτή η εξέλιξη αναδεικνύει την ανάγκη για περισσότερη ασφάλεια, ιδιαίτερα στις περιπτώσεις όπου οι πληροφορίες που ανταλλάσσονται αφορούν ευαίσθητα ή/και εμπιστευτικά δεδομένα. Σε αυτές τις περιπτώσεις, η ασφάλεια θεωρείται αναπόσπαστο χαρακτηριστικό των εμπλεκομένων εφαρμογών και συστημάτων. Η ασφάλεια επιτυγχάνεται μέσω της κρυπτογράφησης και της αυθεντικοποίησης. Η αυθεντικοποίηση γίνεται χρησιμοποιώντας πρωτόκολλα αυθεντικοποίησης που βασίζονται σε κρυπτογραφικές συναρτήσεις κατακερματισμού. Συνεπώς, οι τελευταίες παίζουν πολύ σημαντικό ρόλο στον τομέα της ασφάλειας και, όπως συμβαίνει στην πλειοψηφία των βασικών αλγορίθμων ασφαλείας, οι υλοποιήσεις σε λογισμικό (software) επικρατούν στις μέρες μας. Παρόλα αυτά, οι υλοποιήσεις σε υλικό (hardware) είναι η κύρια επιλογή όσον αφορά στρατιωτικές εφαρμογές και εφαρμογές κρίσιμης ασφάλειας. Η NSA, για παράδειγμα, εξουσιοδοτεί μόνο υλοποιήσεις σε υλικό. Αυτό γιατί οι υλοποιήσεις σε υλικό είναι πολύ γρηγορότερες από τις αντίστοιχες σε λογισμικό, ενώ προσφέρουν και υψηλά επίπεδα «φυσικής» ασφάλειας λόγω κατασκευής. Έτσι, όσον αφορά τις κρυπτογραφικές συναρτήσεις κατακερματισμού, όπως ισχύει γενικά στις υλοποιήσεις υλικού, ανακύπτουν τρία (ανάμεσα σε άλλα) κύρια θέματα: Επιδόσεις, Αξιοπιστία, Ευελιξία. Σκοπός της παρούσας διατριβής είναι να παράσχει λύσεις υλοποίησης σε υλικό για κρυπτογραφικές συναρτήσεις κατακερματισμού, στοχεύοντας στα τρία κύρια ζητήματα που αφορούν υλοποιήσεις σε υλικό, τα οποία προαναφέρθηκαν (Επιδόσεις, Αξιοπιστία, Ευελιξία). Συγκεκριμένα, προτείνονται μεθοδολογίες σχεδιασμού αρχιτεκτονικών υλικού (καθώς και οι αρχιτεκτονικές αυτές καθαυτές) για τις οικογένειες SHA-1 και SHA-2 (τρέχοντα πρότυπα συναρτήσεων κατακερματισμού) οι οποίες επιτυγχάνουν υψηλή ρυθμαπόδοση με λογική αύξηση της επιφάνειας ολοκλήρωσης. Επίσης, προτείνονται αρχιτεκτονικές οι οποίες επιτυγχάνουν υψηλή ρυθμαπόδοση με λογική αύξηση της επιφάνειας ολοκλήρωσης για τις νέες κρυπτογραφικές συναρτήσεις JH και Skein. Οι προτεινόμενες αρχιτεκτονικές υλικού παρουσιάζουν τις υψηλότερες επιδόσεις ρυθμαπόδοσης/επιφάνεια σε σχέση με όλες τις προϋπάρχουσες στη βιβλιογραφία. Ακόμα, προτείνονται για πρώτη φορά μεθοδολογίες σχεδιασμού πλήρως αυτοελεγχόμενων αρχιτεκτονικών υλικού (καθώς και οι αρχιτεκτονικές αυτές καθαυτές) για τις οικογένειες SHA-1 και SHA-2. Οι αρχιτεκτονικές αυτές έχουν τη δυνατότητα να ανιχνεύουν πιθανά λάθη κατά τη λειτουργία τους ενώ επιτυγχάνουν υψηλή ρυθμαπόδοση με λογική αύξηση της επιφάνειας ολοκλήρωσης. Επιπρόσθετα είναι αποδοτικότερες ως προς την επιφάνεια, τη ρυθμαπόδοση/επιφάνεια, και την κατανάλωση ενέργειας σε σχέση με τις αντίστοιχες αρχιτεκτονικές που προκύπτουν με διπλασιασμό υλικού. Τέλος, προτείνονται μεθοδολογίες σχεδιασμού πολύτροπων αρχιτεκτονικών υλικού (καθώς και οι αρχιτεκτονικές αυτές καθαυτές) για τις οικογένειες SHA-1 και SHA-2. Οι αρχιτεκτονικές αυτές έχουν τη δυνατότητα να υποστηρίξουν παραπάνω από μία συνάρτηση ενώ επιτυγχάνουν υψηλή ρυθμαπόδοση με λογική αύξηση της επιφάνειας ολοκλήρωσης. Επίσης, είναι αποδοτικότερες όσον αφορά την επιφάνεια και τη ρυθμαπόδοση/επιφάνεια σε σχέση με τις αντίστοιχες πολύτροπες αρχιτεκτονικές που παράγονται από εμπορικό εργαλείο σύνθεσης.

show abstract

Hashchip: A shared-resource multi-hash function processor architecture on FPGA

Cited by 10 publications

References 3 publications

Resource-Shared Crypto-Coprocessor of AES Enc/Dec With SHA-3

Resource-Shared Crypto-Coprocessor of AES Enc/Dec With SHA-3

DITES: A Lightweight and Flexible Dual-Core Isolated Trusted Execution SoC Based on RISC-V

Methodologies for deriving hardware architectures and VLSI implementations for cryptographic embedded systems

Contact Info

Product

Resources

About