A non-local gate current and oxide trapping charge generation model for lightly doped drain and single-drain nMOSFETs

Jang, Sheng‐Lyang; Sheu, Chorng-Jye

doi:10.1016/s0038-1101(00)00019-8

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“…3a. This property is due to the increase of the lateral electric field along the channel toward the drain 22 as the number of contact fingers increases. Figure 3b shows a plot of the field-effect mobility ͑͒ and the threshold voltage ͑V T ͒ at V G = −40 V as a function of the number of fingers.…”

Section: H286mentioning

confidence: 99%

Hysteresis Effects by Source/Drain Interdigitated-Finger Geometry in 6,13-Bis(triisopropylsilylethynyl)pentacene Thin-Film Transistors

Kwon

Shin

Choi

et al. 2009

Electrochem. Solid-State Lett.

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This work reports on the fabrication of organic thin-film transistors ͑OTFTs͒ with a solution-based 6,13-bis͑triisopropylsilylethynyl͒pentacene by a drop-casting method, and the determination of the electrical properties of OTFTs having different source/drain interdigitated-finger electrodes. The results show that the hysteresis in transfer characteristics of the OTFTs depends on the variation of contact fingers. These hystereses lead to changes in threshold voltage, which originates from charge trapping/detrapping at or near the organic semiconductor/dielectric interface. These related phenomena also influence the device parameters such as the field-effect mobility, the on/off current ratio, and the gate current.Organic thin-film transistors ͑OTFTs͒ are now being widely investigated due to their potential advantages including easy processing, simple structure, and low process temperature, all of which provide good compatibility with plastic substrates. Recently many research groups have successfully demonstrated numerous OTFTdriven devices, such as liquid-crystal displays, 1 organic lightemitting diodes, 2 and electronic papers. 3 These technologies have received considerable attention recently because solution processability enables a low cost fabrication process such as spin coating, 4 drop casting, 5 screen printing, 6 and spray coating 7 for large areas.The position aberration of the transistors or the variation in the source-drain geometries ͑channel width W or channel length L and source-drain electrode shapes defined by nonrectangular or rectangular types͒ significantly affects the pixel-driving properties of the transistors, which results in the deterioration of the display performances. Therefore, it is important for the channel geometry, where the channel is substantially under the pixel electrode, to be considered at the design stages.OTFTs can have channels defined by their source-drain interdigitated fingers ͑SDIFs͒ on the drain and pixel electrodes, giving a larger W/L if the OTFT resided only along one or more edges of the pixel. SDIF designs are advantageous because they allow for maintaining a larger W/L ratio with a larger L than for an OTFT constrained to only being able to lie adjacent to the pixel electrode. This permits the use of printing and other techniques, for fabricating display back-planes that are not capable of attaining the fineresolution limits of standard silicon processing using photolithography. Also, SDIF designs enable the achievement of larger W and L without reducing the aperture ratio of the display. 8

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Section: H286mentioning

confidence: 99%

Hysteresis Effects by Source/Drain Interdigitated-Finger Geometry in 6,13-Bis(triisopropylsilylethynyl)pentacene Thin-Film Transistors

Kwon

Shin

Choi

et al. 2009

Electrochem. Solid-State Lett.

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“…Shape (the lateral density distribution along the interface) and position of the parasitic charge profile that builds up during hot-carrier injection have been extensively investigated by measurements (Ancona et al 1988, Jang andSheu 2000) and…”

Section: Susceptibility To Parasitic Charge Densitymentioning

confidence: 99%

Simple estimation of the effect of hot-carrier degradation on scaled nMOSFETs

Seekamp

Schwantes

Krautschneider

2003

International Journal of Electronics

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The influence of parasitic charge at the Si-SiO 2 interface on the characteristics of n-channel metal oxide semiconductor field effect transistors (nMOSFETs) scaled down to a feature size of 25 nm is studied. The results are that the impact of parasitic charge on threshold voltage and drain current degradation significantly decreases. Additionally, as the hot-electron injection current densities are lowered for scaled-down nMOS transistors, less charge build-up occurs. This opens the perspective to make use of alternative gate dielectrics even if they have a higher interface trap density. These materials offer the advantage of greater dielectric constants than silicon oxide, so that a physically thicker dielectric will limit the gate tunnelling current.

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“…Por lo tanto, es necesario el poder considerar la presencia de cargas estáticas en las superficies óxido-semiconductor en nuestra simulación. En el caso de dispositivos reales, la presencia de regiones de solapamiento del óxido de puerta con las islas de fuente y drenador provoca que la distribución de las cargas no sea uniforme (en general debido al efecto de portadores calientes que provocan la aparición de cargas inducidas en la superficie del óxido en dichas regiones) [Chen y Ma 1991, Ellis-Monaghan et al 1994, Yih et al 1998, Jang y Sheu 2000, Mahapatra et al 2000] y que dependa fuertemente tanto del tipo de semiconductor (tipo p o tipo n) como de la densidad de portadores.…”

Section: Figura II 3 Esquema De La Resolución De La Ecuación De Poiunclassified

Análisis de los Fenómenos de Transporte y Ruido Electrónico en Transistores MOSFET y SOI Submicrométricos

Estévez¹

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Objetivos y estructura de la tesis v de Silicio es un parámetro importante por lo que hemos considerado en las simulaciones dos posibles valores para este parámetro, 30 nm y 50 nm, lo que nos permitirá además evaluar su influencia. De nuevo, el estudio será efectuado de manera completa, desde las magnitudes internas hasta los parámetros de ruido.4 En el Capítulo VI nos centraremos en el análisis de dispositivos FDSOI MOSFET fabricados. Además de comentar los principales detalles del proceso de fabricación y del procedimiento experimental de extracción de parámetros, llevaremos a cabo la comparación de los resultados de nuestra simulación MC2D con las medidas obtenidas en laboratorio. Tal comparación nos permitirá por una parte, evaluar la capacidad de nuestro simulador para reproducir los resultados experimentales medidos en laboratorio para los dispositivos reales, y por otra parte, encontrar el origen físico del comportamiento de los mismos. Por último trataremos de dar algunas indicaciones acerca de cómo sería posible mejorar las principales figuras de mérito de estos dispositivos.4 Como complemento, hemos añadido dos apéndices. En el primero mostraremos los principales parámetros físicos considerados en nuestra simulación, así como resultados obtenidos para la simulación de material Silicio, que confirman a un nivel inicial la validez del modelo empleado. En el segundo apéndice, comentaremos algunos aspectos de interés relacionados con el origen del ruido y los modelos compactos para el estudio del ruido propios de los transistores MOSFET.Esperamos que esta Memoria resulte agradable e interesante para el lector, y que en la medida de lo posible hayamos cumplido los objetivos de rigor científico, claridad y amenidad a los que intentamos ajustarnos desde un principio. Índice viii II. 4. Caracterización de pequeña señal 33 II. 4. a) Parámetros Admitancia 33 II. 4. b) Circuito equivalente de pequeña señal 34 II. 5. Caracterización de ruido 37 II. 5. a) Magnitudes básicas en el estudio del ruido 38 II. 5. b) Parámetros de ruido. Análisis de ruido en un dispositivo de 3 terminales 39 II. 5. c) Parámetros α, β y C 40 II. 5. d) Figura mínima de ruido. Resistencia de ruido. Ganancia asociada 41 III. El transistor MOSFET: análisis cuantitativo 45 III. 1. El porqué del Silicio 46 III.2. La estructura MOS 48 III.3. El transistor MOSFET 58 III. 3. a) Funcionamiento básico del transistor MOSFET 58 III. 3. b) Modelos analíticos del MOSFET para análisis DC 62 1. Modelo lineal 62 2. Modelo cuadrático 63 3. Modelo de carga en volumen 64 4. Cálculo de capacidades. Modelo de Meyer 66 III. 3. c) Simulación Monte Carlo de un transistor MOSFET 67 1. Característica I-V 69 2. Concentración de portadores 71 3. Campo eléctrico. Potencial 72 4. Energía y velocidad 75 IV.2. Efectos reales en el transistor MOSFET 129 IV. 2. a) Cargas en el óxido 130 IV. 2. b) Polarización del substrato 132 IV. 2. c) Reducción de la movilidad efectiva 132 IV. 2. d) Control del voltaje umbral 133 IV. 2. e) Dependencia con la temperatura 134 IV. 2. f) Conduc...

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A non-local gate current and oxide trapping charge generation model for lightly doped drain and single-drain nMOSFETs

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Simple estimation of the effect of hot-carrier degradation on scaled nMOSFETs

Análisis de los Fenómenos de Transporte y Ruido Electrónico en Transistores MOSFET y SOI Submicrométricos

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