In this paper, we aim at developing an analog spiking neural network (SNN) for reinforcing the performance of conventional cardiac resynchronization therapy (CRT) devices (also called biventricular pacemakers). Targeting an alternative analog solution in 0.13- μm CMOS technology, this paper proposes an approach to improve cardiac delay predictions in every cardiac period in order to assist the CRT device to provide real-time optimal heartbeats. The primary analog SNN architecture is proposed and its implementation is studied to fulfill the requirement of very low energy consumption. By using the Hebbian learning and reinforcement learning algorithms, the intended adaptive CRT device works with different functional modes. The simulations of both learning algorithms have been carried out, and they were shown to demonstrate the global functionalities. To improve the realism of the system, we introduce various heart behavior models (with constant/variable heart rates) that allow pathologic simulations with/without noise on the signals of the input sensors. The simulations of the global system (pacemaker models coupled with heart models) have been investigated and used to validate the analog spiking neural network implementation.
In order to solve two major bottlenecks of the analog design flow: the time-to-market and the production yield, we introduce in this paper a design tool for measuring the robustness capability of the analog circuit topologies with the guarantee of fulfilling all the design specifications. With this measure, we can describe the feasible subspace by using the set inversion algorithm. A robustness estimation example of a differential pair of a miller CMOS OTA is shown to illustrate this method.
I.INTRODUCTION Following the development of analog IC manufacturing and continuous increasing market requirements for a steady improvement in performance, the new analog IC design becomes more and more challenging. Nowadays analog designers have to meet various economical and technical constraints. In this paper, we focus on two dominant constraints: the time-to-market and the production yield. The former requires the enhanced design methodologies and the latter needs to have the robustness introduced in the early stage of the design flow. In a classical design approach, the design process starts with a partitioning of the system. After that, the designer selects an adequate circuit topology and proceeds to carry out the sizing. If the sizing result satisfies the circuit specifications, the designer starts the layout process. Otherwise, the designer must then return to the topology selection. Such iteration can be long and uncertain. Typically, the sizing uses optimization process, which returns a nominal point. The analysis of robustness can be initiated only after the validation of the specifications. Furthermore, the optimization results will find a nominal point in the vicinity of the boundary of the performance space (typically the Pareto front). Our approach introduces a preliminary robustness capability analysis between the topology selection and the nominal sizing process. This analysis can explore several topologies and extract an inner approximation of the feasible subspace for each topology. The measure of this inner approximation size will give a metric to compare the various topologies and focus the nominal sizing process on the most promising circuit in the sense of robustness.
Les étudiants en conception de circuits intégrés analogiques doivent maîtriser le fonctionnement du transistor MOS. Ceci passe par une compréhension approfondie des modèles compacts des transistors utilisés pour dimensionner et simuler les circuits, et demande un fort investissement en physique du semi-conducteur. Afin de motiver les étudiants du Master Systèmes Microélectroniques de l’Université de Strasbourg, leur cours de modélisation des composants est relié à leur stage de fabrication de transistors NMOS au Centre Interuniversitaire de Micro-Electronique et Nanotechnologies de Grenoble en leur proposant de modéliser et simuler par éléments finis les transistors qu’ils ont fabriqués. Le cours théorique établit le modèle compact et les travaux pratiques permettent de simuler les caractéristiques I-V des transistors à partir desquelles les étudiants extraient les paramètres électriques du modèle. En parallèle, les étudiants caractérisent les transistors qu’ils ont fabriqués et en déduisent par mesure les paramètres électriques qui sont comparés aux paramètres extraits des simulations. Dans cet article, nous décrivons le déroulé des enseignements que nous avons mis en place, depuis la fabrication jusqu’à l’extraction des paramètres afin de montrer la cohérence d’ensemble qui est un vrai atout pour motiver les étudiants à s’investir en physique du semi-conducteur et modélisation des composants électroniques intégrés.
La formation Master à spécialité micro-nano électronique (MNE) de l'Université de Strasbourg propose, depuis l'année 2015, un enseignement intitulé « Projet de conception » présenté sous la forme d'un module de 4 heures de cours et de 24 heures de travaux pratiques. Les étudiants en seconde année de Master abordent le développement d'applications micro-fluidiques et plus précisément celui de l'électronique de pilotage d'actionneurs et de capteurs associés à un micro-laboratoire gravé sur une puce. Les généralités sur les régimes d'écoulement des fluides et le modèle du circuit fluidique y sont d'abord traitées. Une étude plus poussée conduit ensuite l'étudiant à dimensionner le circuit qui pilote une micro-pompe avec des niveaux de tensions spécifiques à la technologie High-Voltage 0,18 μm. Les notions d'automatique et de systèmes régulés sont indispensables en donnant un lien entre les objectifs et les performances attendues. Enfin, une série de simulations sous Cadence permet de relier les débits d'écoulement des fluides à la microélectronique de commande.
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