Two-Dimensions Vernier Time-to-Digital Converter

Vercesi, Luca; Liscidini, Antonio; Castello, R.

doi:10.1109/jssc.2010.2047435

Cited by 128 publications

(46 citation statements)

References 10 publications

Supporting

Mentioning

Contrasting

Unclassified

Order By: Relevance

“…The power consumption and die area of this work is smallest compared with references, [3,5], and [6], which are implemented in 90 nm and 0.13 µm process. The resolution of this work is larger than [3,6], and [7]. There exists a trade-off between the resolution of TDC, the die area and power consumption.…”

Section: Resultsmentioning

confidence: 96%

A Low Power, Small Area Cyclic Time-to-Digital Converter in All-Digital PLL for DVB-S2 Application

Kim¹,

Kim²,

Lee³

2013

JSTS:Journal of Semiconductor Technology and Science

View full text Add to dashboard Cite

Abstract-In this paper, a low power, small area cyclic time-to-digital converter in All-Digital PLL for DVB-S2 application is presented. Coarse and fine TDC stages in the two-step TDC are shared to reduce the area and the current consumption maintaining the resolution since the area of the TDC is dominant in the ADPLL. It is implemented in a 0.13 µm CMOS process with a die area of 0.12 mm 2 . The power consumption is 2.4 mW at a 1.2 V supply voltage. Furthermore, the resolution and input frequency of the TDC are 5 ps and 25 MHz, respectively.

show abstract

Section: Resultsmentioning

confidence: 96%

A Low Power, Small Area Cyclic Time-to-Digital Converter in All-Digital PLL for DVB-S2 Application

Kim¹,

Kim²,

Lee³

2013

JSTS:Journal of Semiconductor Technology and Science

View full text Add to dashboard Cite

show abstract

“…To realize sub-gate-delay resolution, a Vernier TDC architecture [14] is widely adopted thanks to the simplicity of its design concept [15,16,17,18]. As illustrated in Fig.…”

Section: Time-to-digital Convertersmentioning

confidence: 99%

“…By tuning the delay difference T LSB ¼ t 1 À t 2 , we can realize fine time resolution. With this concept some novel architectures such as Vernier delay rings or two-dimensional Vernier configurations have been reported [15,16]. This architecture, however, requires two independent delay lines, where mismatch between them is inevitable.…”

Section: Time-to-digital Convertersmentioning

confidence: 99%

Time-domain approach for analog circuits in deep sub-micron LSI

Asada

Nakura²,

Iizuka

et al. 2018

IEICE Electron. Express

View full text Add to dashboard Cite

As the scaling of LSI is going to extremely fine regions toward the ultimate feature size, one of difficulties faced in analog circuit design is reduction of the dynamic range (DR) due to the supply voltage reduction. Unlike digital circuits, where the noise margin for logic operation is the key criterion, analog circuits need an enough DR. The reduced supply voltage directly results in DR degradation of the conventional analog circuits in the voltage-domain. Especially in mixed-signal LSIs, supply voltage instability, caused by logic operation, tends to degrade DR further. In this paper, we will first discuss potential capability of a new paradigm of time-domain circuits by comparing with the conventional voltage/current-domain circuits in terms of DR and power consumption. Next, as basic circuit components for the time-domain approach, current status of TDA (Time-Difference Amplifier) and TDC (Time-to-Digital Converter) will be reviewed. Finally, some application examples of the time-domain circuits are introduced to demonstrate the feasibility of the time-domain approach.

show abstract

“…Dviejų dimensijų (2D) Vernier vėlinimo linijos veikimas nuo įprastos Vernier vėli-nimo linijos skiriasi tuo, kad laiko skirtumui tarp generuojamojo ir atraminio signalo gauti naudojami dviejų vėlinimo linijų elementai (8 pav., a) ir visos dviejų vėlinimo linijų elementų tarpusavio kombinacijos (8 pav., b), tarsi išdėstant dvi linijas dvimatėje plokštumoje X ir Y ašyse -gaunama Vernier plokštuma (Vercesi et al 2010).…”

Section: Lsk Struktūros Tobulinimasunclassified

Increasing a Resolution of Time to Digital Converter

Jurgo

Navickas

2017

Science - Future of Lithuania

View full text Add to dashboard Cite

2017 © Straipsnio autoriai. Leidėjas VGTU leidykla "Technika". Šis straipsnis yra atvirosios prieigos straipsnis, turintis Kūrybinių bendrijų (Creative Commons) licenciją (CC BY-NC 4.0), kuri leidžia neribotą straipsnio ar jo dalių panaudą su privaloma sąlyga nurodyti autorių ir pirminį šaltinį. Straipsnis ar jo dalys negali būti naudojami komerciniams tikslams. Reikšminiai žodžiai: laikinis skaitmeninis keitiklis, skiriamoji geba, vėlinimo trukmė, KMOP. MOKSLAS -LIETUVOS ATEITIS SCIENCE -FUTURE OF LITHUANIA ĮvadasLaikinis skaitmeninis keitiklis -tai įtaisas, suteikiantis laiko tarpui tarp dviejų signalų frontų skaitmeninę išraiš-ką (Staszewski et al. 2006). Pastaruoju metu jis dažnai naudojamas kaip fazės detektorius visiškai skaitmeninėse fazės derinimo kilpose (FDK), atliekančiose dažnio sintezatoriaus (DS) funkciją įrengtuose dažnio sintezatoriuose (DS) (1 pav.). Pats paprasčiausias LSK yra paremtas inverterių vėli-nimo linija (2 pav.) (Staszewski et al. 2006;Effendrik et al. 2011). Jame SVG generuojamas signalas sklinda inverterių vėlinimo linija, o atraminio signalo frontu šis signalas 1 pav. Supaprastinta visiškai skaitmeninio dažnio sintezatoriaus struktūra: SVG -skaitmeniniu būdu valdomas generatorius, LSK -laikinis skaitmeninis keitiklis fiksuojamas po kiekvieno vėlinimo elemento. LSK išėjime yra gaunamas pseudotermometrinis kodas, kurį iškodavus gaunama informacija apie laiko tarpą, skiriantį atraminio ir generuojamo signalo frontus. Mažiausias laiko tarpas, kurį galima pamatuoti tokiu LSK, yra inverterio vėlinimo trukmė t res = Δt inv , o LSK skiriamoji geba:LSK išėjimo signalas yra skaitmeninis, todėl jis dažnio sintezatoriaus išėjime sukuria kvantavimo triukš-mą. Yra išvesta analitinė LSK kuriamo mažiausio fazės triukšmo lygio DS artimojoje srityje (angl. in-band) išraiška

show abstract

Two-Dimensions Vernier Time-to-Digital Converter

Cited by 128 publications

References 10 publications

A Low Power, Small Area Cyclic Time-to-Digital Converter in All-Digital PLL for DVB-S2 Application

A Low Power, Small Area Cyclic Time-to-Digital Converter in All-Digital PLL for DVB-S2 Application

Time-domain approach for analog circuits in deep sub-micron LSI

Increasing a Resolution of Time to Digital Converter

Contact Info

Product

Resources

About