Robust Self-Calibrated Dynamic Voltage Scaling in FPGAs With Thermal and IR-Drop Compensation

Zhao, Shuze; Ahmed, Ibrahim; Lamoureux, Carl; Lotfi, A.; Betz, Vaughn; Trescases, Olivier

doi:10.1109/tpel.2017.2775448

Cited by 12 publications

(6 citation statements)

References 26 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…Algorithm 1 was performing thermal simulation for the best (V core , V bram ) at each iteration and we observed that, in the Algorithm 2: Thermal-Aware Energy Optimization Input: netlist: Placed and routed design Input: T amb : Ambient temperature Input: − → α : Input activities / sample inputs 16 return Vcore min , V bram min worst case, it converges in less than eight iterations. However, Algorithm 2 needs to explore all |V core | × |V bram | combinations and perform several thermal simulations under each.…”

Section: Proposed Thermal-aware Energy Optimization Flowmentioning

confidence: 99%

“…In [16], the authors propose a two-step self-calibrating voltage scaling scheme by exploiting the available timing slack of thermal margin. CPs of a design are extracted by using the STA tool and are then implemented on the FPGA fabric.…”

Section: B Related Workmentioning

confidence: 99%

“…Thus d worst is the target delay that our algorithm attempts to deliver with lower voltages. One drawback of previous voltage scaling approaches [14], [16] is they invade this reliability margin when they speculatively reduce the voltage until observing an error in the output, as the error does not show up in regular conditions. The core of the algorithm is a loop where, based on previously obtained temperature for each tile (set to T amb initially), it finds the (V core , V bram ) pair that minimizes the power while watches over the delay of candidate pair to not exceed d worst .…”

Section: B Proposed Thermal-aware Voltage Scaling Flowmentioning

confidence: 99%

See 2 more Smart Citations

FPGA Energy Efficiency by Leveraging Thermal Margin

Khaleghi

Salamat

Imani

et al. 2019

2019 IEEE 37th International Conference on Computer Design (ICCD)

View full text Add to dashboard Cite

FPGA devices are continuously evolving to meet high computation and performance demand for emerging applications. As a result, cutting edge FPGAs are not energy efficient as conventionally presumed to be, and therefore, aggressive power-saving techniques have become imperative. The clock rate of an FPGA-mapped design is set based on worst-case conditions to ensure reliable operation under all circumstances. This usually leaves a considerable timing margin that can be exploited to reduce power consumption by scaling voltage without lowering clock frequency. There are hurdles for such opportunistic voltage scaling in FPGAs because (a) critical paths change with designs, making timing evaluation difficult as voltage changes, (b) each FPGA resource has particular power-delay trade-off with voltage, (c) data corruption of configuration cells and memory blocks further hampers voltage scaling. In this paper, we propose a systematical approach to leverage the available thermal headroom of FPGA-mapped designs for power and energy improvement. By comprehensively analyzing the timing and power consumption of FPGA building blocks under varying temperatures and voltages, we propose a thermal-aware voltage scaling flow that effectively utilizes the thermal margin to reduce power consumption without degrading performance. We show the proposed flow can be employed for energy optimization as well, whereby power consumption and delay are compromised to accomplish the tasks with minimum energy. Lastly, we propose a simulation framework to be able to examine the efficiency of the proposed method for other applications that are inherently tolerant to a certain amount of error, granting further power saving opportunity. Experimental results over a set of industrial benchmarks indicate up to 36% power reduction with the same performance, and 66% total energy saving when energy is the optimization target.

show abstract

Section: Proposed Thermal-aware Energy Optimization Flowmentioning

confidence: 99%

Section: B Related Workmentioning

confidence: 99%

Section: B Proposed Thermal-aware Voltage Scaling Flowmentioning

confidence: 99%

See 1 more Smart Citation

FPGA Energy Efficiency by Leveraging Thermal Margin

Khaleghi

Salamat

Imani

et al. 2019

2019 IEEE 37th International Conference on Computer Design (ICCD)

View full text Add to dashboard Cite

show abstract

“…The main drawback of these methods is the increased resource overhead, which becomes critical for large-scale designs. The technique presented in [12] generates additional calibration bitstreams to replicate the most critical paths of the design, which are then evaluated under various voltage and temperature conditions to determine the appropriate supply voltage. However, the environmental/operating conditions in the calibration process are synthetic and exercise in isolation the critical paths, which can deviate significantly from the exact conditions of a fully implemented application.…”

Section: Introductionmentioning

confidence: 99%

A PVT-Aware Voltage Scaling Method for Energy Efficient FPGAs

Maragos

Lentaris

Soudris

2021

2021 IEEE International Symposium on Circuits and Systems (ISCAS)

View full text Add to dashboard Cite

The paper proposes a method for guard-band customization to improve the energy efficiency of commercial FPGA. We deploy custom delay-based sensors alongside any user design to indirectly monitor, in real-time, the functional integrity of the target under voltage scaling. We develop a reliable sensing mechanism and regulate the FPGA operation by holistically considering process, voltage, and temperature variations during run-time. Tests with Xilinx Zynq SoC FPGAs and real benchmarks show significant power savings, in the area of 16-27%, while preserving nominal timing performance for only 1.6% resource overhead.

show abstract

“…Recognizing these issues as well as the significance of the environmental variations in determining the allowed frequency/voltage scaling, more recent techniques place care in determining the effect of IR-drop and temperature on the timing of the critical path(s). The technique presented in [180] and elaborated in [133] generates additional calibration bitstreams to replicate the most critical paths of the design and evaluate them under various voltage and temperature conditions. The extracted results are stored in a calibration table, which in turn is used during the design operation to determine the appropriate operating frequency and supply voltage of the FPGA.…”

Section: Exploitation Of Conservative Guard-bandsmentioning

confidence: 99%

Design methodologies, frameworks and implementations on reconfigurable devices for timing and energy optimizations

Μαραγκός¹

View full text Add to dashboard Cite

Η κατασκευή ολοένα και πιο ανεπτυγμένων τσιπ πλέον καθίσταται εξαιρετικά δύσκολη και οικονομικά ασύμφορη καθώς το μέγεθος των τρανζίστορ πλησιάζει την ατομική κλίμακα. Σημαντικά ζητήματα αξιοπιστίας όπως είναι η μεταβλητότητα υλικού, η πτώση τάσης και αύξηση της θερμοκρασίας γίνονται όλο και πιο έντονα στις νεότερες τεχνολογίες ολοκλήρωσης. Προκειμένου να ανταπεξέλθουν με τα προαναφερθέντα ζητήματα και να παρέχουν αποδεκτές λύσεις, οι κατασκευαστές επιβάλλουν καθολικά και πολύ συντηρητικά όρια ασφαλείας στην λειτουργία όλων των κατασκευασμένων τσιπ. Ωστόσο, αυτή η πεσιμιστική στρατηγική δεν εκμεταλλεύεται τις πραγματικές δυνατότητες απόδοσης των μεμονωμένων τσιπ και δεν προσαρμόζεται στις συνθήκες λειτουργίας (π.χ., πτώση τάσης) που εξαρτώνται σε μεγάλο βαθμό από τα μεμονωμένα χαρακτηριστικά μιας εφαρμογής. Συνεπώς, υπάρχει σημαντική απώλεια απόδοσης τόσο σε όρους ταχύτητας όσο και σε κατανάλωσης ισχύος. Στην παρούσα ερευνητική εργασία, επικεντρωνόμαστε συγκεκριμένα σε επαναπρογραμματιζόμενης λογικής τσιπ (FPGA) και αποσκοπούμε στην παροχή λύσεων που προσαρμόζονται τόσο στην ποιότητα πυριτίου του υποκείμενου τσιπ, όσο και στις ιδιαιτερότητες της εκάστοτε εφαρμογής που εκτελείται πάνω σε αυτό. Προτείνουμε μια μεθοδολογία για τον χαρακτηρισμό των πραγματικών δυνατοτήτων απόδοσης των σημερινών εμπορικών FPGA τσιπ που υπόκεινται σε μεταβολές υλικού. Η μεθοδολογία αυτή βασίζεται στη δημιουργία χαρτών μεταβλητότητας υλικού για την αξιολόγηση της μεταβολής της απόδοσης σε όλο το εύρος της αρχιτεκτονικής του FPGA. Αξιοποιώντας τους παραγόμενους χάρτες μεταβλητότητας υλικού και τα δυνητικά κέρδη που προκύπτουν από την εκμετάλλευση των συντηρητικών ορίων ασφαλείας λειτουργίας των τσιπ, αναπτύξαμε ένα πλαίσιο για την ενίσχυση της απόδοσης των FPGAs. Το συγκεκριμένο πλαίσιο βασίζεται σε χάρτες μεταβλητότητας υλικού και τεχνικές κλιμάκωσης της συχνότητας και τάσης λειτουργίας. Το πρώτο εξυπηρετεί το σκοπό της αποτύπωσης μιας δοθείσας εφαρμογής στο πιο αποδοτικό τσιπ και στην πιο αποδοτική περιοχή αυτού. Το δεύτερο χρησιμοποιείται για τη βαθμονόμηση της λειτουργίας του FPGA στο βέλτιστο σημείο σύμφωνα με τις προδιαγραφές που τίθενται από τον χρήστη. Χρησιμοποιώντας την πειραματική μας υποδομή και ένα σύνολο FPGAs 28nm και ρεαλιστικών εφαρμογών, επιδεικνύουμε λύσεις οι οποίες μπορούν μέχρι να διπλασιάζουν την μέγιστη απόδοση που επικαρπώνεται ο χρήστης, συγκριτικά με την ονομαστική λειτουργία του τσιπ όπως παρέχεται από τα σημερινά βιομηχανικά εργαλεία σχεδιασμού. Επιπλέον, εκτός από το παραπάνω πλαίσιο, προτείνουμε μια εναλλακτική μέθοδο που στοχεύει στη βελτίωση της ενεργειακής απόδοσης των σημερινών εμπορικών FPGAs παρέχοντας υψηλή αυτάρκεια. Η προτεινόμενη μέθοδος βασίζεται σε ένα αξιόπιστο σύστημα παρακολούθησης και ρύθμισης της τάσης λειτουργίας λαμβάνοντας υπόψιν όλα τα φαινόμενα μεταβλητότητας του υλικού, τάσης και θερμοκρασίας κατά την διάρκεια λειτουργίας του FPGA. Ένα από τα κύρια χαρακτηριστικά αυτής της μεθόδου είναι ότι μπορεί να ενσωματωθεί ως έτοιμο προς χρήση IP σε οποιαδήποτε σχεδίαση του χρήστη. Βασιζόμενοι σε πραγματικές εφαρμογές, τα πειραματικά μας αποτελέσματα επιδεικνύουν σημαντική εξοικονόμηση ενέργειας διατηρώντας παράλληλα την λειτουργική ακεραιότητα και την ονομαστική ταχύτητα επεξεργασίας του τσιπ.

show abstract

Robust Self-Calibrated Dynamic Voltage Scaling in FPGAs With Thermal and IR-Drop Compensation

Cited by 12 publications

References 26 publications

FPGA Energy Efficiency by Leveraging Thermal Margin

FPGA Energy Efficiency by Leveraging Thermal Margin

A PVT-Aware Voltage Scaling Method for Energy Efficient FPGAs

Design methodologies, frameworks and implementations on reconfigurable devices for timing and energy optimizations

Contact Info

Product

Resources

About