RESHAPE: A Run-Time Dataflow Hardware-Based Mapping for CGRA Overlays

Abstract

Coarse-grained reconfigurable architectures (CGRA) are a power-efficient approach for hardware accelerators. However, there are few EDA tools for CGRA. We develop hardware-based placement and routing (P&R) for fully-pipelined CGRA mapped as an FPGA overlay. The key idea is to use the available FPGA resources to replicate several mapping units, thus exploring parallel execution, area/execution time trade-offs, and achieving near-optimal mapping solutions. Furthermore, our P&R provides portability and an incremental run-time approach. In comparison to VPR and CGRA-ME tools and a time-multiplexer approach, our spatial mapping reduces the P&R execution time, and it improves the performance up to hundreds of Gops/s by using fully-pipelined architectures.

Algoritmos de Posicionamento e Roteamento baseados em Travessia de Grafo para Arquiteturas Reconfiguráveis de Grão Grosso (CGRA)

“…Além disso, foram utilizados para validar uma nova versão de posicionamento com SA do nosso grupo de pesquisa [Carvalho et al 2020, Oliveira et al 2020. A sétima contribuic ¸ão foi a validac ¸ão dos algoritmos de travessia com uma implementac ¸ão em hardware [Vieira et al 2021]. Finalmente, como maior contribuic ¸ão podemos afirmar que os algoritmos de travessia podem gerar soluc ¸ões melhores que a abordagem baseada em SA para CGRAs e, ao mesmo tempo, reduzirem o tempo do mapeamento.…”

Simulated Annealing em Hardware com Múltiplas Threads em Pipeline para Posicionamento em CGRAs

“…Além disso, a soluc ¸ão sistólica não é escalável, o arranjo para implementar a unidade de posicionamento é de 10-100× maior que o circuito que está sendo mapeado no FPGA. Recentemente, uma soluc ¸ão em hardware foi apresentada em [Vieira et al 2021] com uma abordagem baseada em algoritmos de travessia. Apesar da acelerac ¸ão no tempo de execuc ¸ão, a qualidade de soluc ¸ão é inferior as implementac ¸ões com SA [Carvalho et al 2020].…”

Aceleradores com CGRAs para Redes Reguladoras de Genes

“…Trabalhos futuros irão desenvolver um gerador de arquiteturas para disponibilizar o acesso às ferramentas de simulac ¸ão de redes Booleanas na nuvem usando FPGA de alto desempenho com a reconfigurac ¸ão dinâmica proposta neste trabalho. O uso de posicionamento em hardware [Vieira et al 2021] e overlays [Silva et al 2019] também serão explorados.…”