Parallel, memory access schemes for H.263 encoder

Tanskanen, Jarno M. A.; Sihvo, T.; Niittylahti, J.; Takala, Jarmo; Creutzburg, Reiner

doi:10.1109/iscas.2000.857189

Cited by 7 publications

(2 citation statements)

References 15 publications

Supporting

Mentioning

Contrasting

Unclassified

Order By: Relevance

“…computation logic can be simpler and somewhat faster. Parallel memory functions and access schemes for video coding can be found also for larger numbers of N [39]. However, increasing memory module and crossbar area and power figures can make them less feasible.…”

Section: Comparison and Analysis Of Different Data Memory Architecturesmentioning

confidence: 99%

On Design of Parallel Memory Access Schemes for Video Coding

Tanskanen

Creutzburg

Niittylahti

2005

J VLSI Sign Process Syst Sign Image Video Technol

View full text Add to dashboard Cite

Some of the modern powerful digital signal processors (DSPs) have byte-addressable internal data memory. This property is valuable especially in computationally demanding inter frame video encoding, where data accesses are typically unaligned according to word boundaries. The byte-addressable memory allows load or store command to start accessing from any byte-address, providing at most as many successive bytes from subsequent addresses as data bus can handle in parallel. Maybe the simplest way to construct such a byte-addressable memory is to use N 8-bit memory modules or banks to be accessed in parallel, when N is data bus width in bytes. However, in addition to byte-addressable subsequent bytes, memory consisting of parallel memory modules can provide much more versatile addressing capabilities with reasonable implementation cost. Versatile access formats can significantly reduce the need for data reordering in the register file. At first, we provide motivation for using parallel memory architecture with versatile access formats as an internal on-chip data memory of modern DSP. After this, notations are described and general view of parallel memory design is given. We propose some example parallel data memory architecture designs with data access formats especially helpful in H.263 encoding and MPEG-4 core profile motion and texture encoding. The examples are given for different data bus widths (16, 32, 64, and 128 bits). Finally, performance is shortly compared to other memory architectures and area, delay, and power figures are estimated.

show abstract

Section: Comparison and Analysis Of Different Data Memory Architecturesmentioning

confidence: 99%

On Design of Parallel Memory Access Schemes for Video Coding

Tanskanen

Creutzburg

Niittylahti

2005

J VLSI Sign Process Syst Sign Image Video Technol

View full text Add to dashboard Cite

show abstract

“…Oi duo metajèseic sunduzontai ki ètsi prokÔptei h genik morf twn poluperiodik¸n anti-stoiqÐsewn: bank(x, y) = π k 1 π l 2 S(x , y ), ìpou S(x , y ) me x =x mod p kai y =y mod q eÐnai h antistoÐqish pou èqoume entìc tou basikoÔ pedÐou. Pa-radeÐgmata poluperiodik¸n antistoiqÐsewn èqoun emfanisteÐ sth bibliogra-fÐa gia qr sh se efarmogèc grafik¸n, all eÐnai stoqeumènec se sugkekrimènec angkec [52].…”

Section: Antistoðqish Me Grammik Lìxwshunclassified

Παράλληλες Αρχιτεκτονικές Και Αλγόριθμοι Για Ψηφιακή Επεξεργασία Σήματος Και Εικόνας

Λεντάρης¹

View full text Add to dashboard Cite

Η παρούσα διδακτορική διατριβή συνεισφέρει ερευνητικά στην ανάπτυξη παράλληλων αρχιτεκτονικών για αλγορίθμους επεξεργασίας εικόνων και γραφικών. Κύριος στόχος είναι η οργάνωση παράλληλων μνημών για αποδοτική υποστήριξη των απαιτήσεων που εμφανίζουν οι αλγόριθμοι του συγκεκριμένου επιστημονικού πεδίου. Επιπροσθέτως, ως πρακτική εφαρμογή, η διατριβή εστιάζει στη υλοποίηση αλγορίθμων εκτίμησης κίνησης σε εικονοροές.Η εργασία ξεκινάει με μια εκτεταμένη μελέτη της σχετικής βιβλιογραφίας. Έπειτα, περιγράφει τη σχεδίαση και ανάπτυξη σε υλισμικό μιας προγραμματιζόμενης μονάδας εκτίμησης κίνησης με δυνατότητα εκτέλεσης πολλών διαφορετικών αλγορίθμων ταιριάσματος περιοχών σε πραγματικό χρόνο. Η μονάδα απαρτίζεται από παράλληλη μνήμη για τοπική αποθήκευση εικονοστοιχείων, από αριθμητικά κυκλώματα για σάρωση και σύγκριση περιοχών, καθώς κι από έναν εφαρμογοείδιο επεξεργαστή για την εκτέλεση των αλγοριθμικών βημάτων. Η προτεινόμενη αρχιτεκτονική βασίζεται σε τεχνικές σωλήνωσης και παραλληλισμό σε επίπεδο δεδομένων για την επιτάχυνση των υπολογισμών. Εισάγει ένα πρωτοποριακό σύνολο εντολών, σχεδιασμένο ειδικά για τη συγκεκριμένη κατηγορία αλγορίθμων. Επίσης, εισάγει μια εξειδικευμένη τεχνική για εκτέλεση εντολών παράλληλα με τη διαδικασία εξέτασης των περιοχών, η οποία έχει ως αποτέλεσμα την εξάλειψη των κενών κύκλων στη σωλήνωση της διόδου δεδομένων και την αύξηση της εκμετάλλευσης υλικού. Η επαναδιαρθρώσιμη αρχιτεκτονική που προκύπτει τελικά αναπτύσσεται σε προγραμματιζόμενους πίνακες λογικών πυλών (FPGA), όπου αξιολογείται το κόστος και η λειτουργία της. Η σύγκριση των αποτελεσμάτων με αντίστοιχα της βιβλιογραφίας καταδεικνύει την αποδοτικότητα και τα πλεονεκτήματα της αρχιτεκτονικής.Γενικεύοντας σε ένα ευρύτερο πεδίο εφαρμογών, η διατριβή συνεχίζει προτείνοντας μια λύση στο πρόβλημα της οργάνωσης παράλληλων μνημών για αποθήκευση εικόνων. Η λύση επιτρέπει την ταυτόχρονη ανάκτηση πολλαπλών εικονοστοιχείων από την μνήμη υποστηρίζοντας με αυτόν τον τρόπο την παράλληλή επεξεργασία των δεδομένων από τον εκάστοτε αλγόριθμο. Τα εικονοστοιχεία τοποθετούνται σε πολλαπλές τράπεζες μνήμης μέσω μιας προτεινόμενης συνάρτηση αντιστοίχισης, η οποία δημιουργεί δυνατότητα ταυτόχρονης πρόσβασης σε σύνολα εικονοστοιχείων που εμφανίζονται επάνω στη εικόνα ως γραμμές, στήλες, ορθογώνια, ή αραιά ορθογώνια. Τα εν λόγω σχήματα μπορούν να ανακτηθούν από οποιαδήποτε θέση της εικόνας με αποτέλεσμα την ικανοποίηση των συνήθων απαιτήσεων στις εφαρμογές γραφικών. Η καινοτομία της προτεινόμενης λύσης έγκειται στην μείωση του αριθμού των τραπεζών που χρησιμοποιούν οι προγενέστερες εργασίες της βιβλιογραφίας προκειμένου να πετύχουν τις ίδιες ή παρόμοιες δυνατότητες πρόσβασης. Συγκεκριμένα, αποφεύγει την έως σήμερα χρήση πρώτων ή άλλων δύσκολων αριθμών Β με Β>Ε, όπου Β το πλήθος των τραπεζών κι Ε το πλήθος των εικονοστοιχείων στα οποία απαιτείται ταυτόχρονη πρόσβαση ενός κύκλου. Αντί αυτών, οργανώνει την παράλληλη μνήμη με τον ιδανικό αριθμό τραπεζών Β=Ε επιτρέποντας στο Β να πάρει τιμή ίση με οποιαδήποτε δύναμη του 2. Επί πλέον, εκμεταλλεύεται τις ιδιότητες της νέας συνάρτησης αντιστοίχισης και τις συσχετίσεις που εμφανίζουν οι διαδοχικές αιτήσεις μνήμης κατά την επεξεργασία εικόνων προκειμένου να διορθώσει τυχόν συγκρούσεις που παρουσιάζονται στη μνήμη ξοδεύοντας μόνο έναν κύκλο ανά Β αιτήσεις. Συνεπώς, η προτεινόμενη λύση οδηγεί στη μείωση της υποεκμετάλλευσης του υλικού, στη μείωση του κόστους κατασκευής των κυκλωμάτων λειτουργίας και στη σχεδίαση βελτιωμένων και αποδοτικότερων παράλληλων μνημών. Η διατριβή παραθέτει θεωρήματα κι αποδείξεις των ιδιοτήτων της αντιστοίχισης και της τεχνικής διόρθωσης των αναπόφευκτων συγκρούσεων. Ακολούθως, αναλύει τη χρήση της νέας οργάνωσης μνήμης σε ευρέως διαδεδομένες εφαρμογές προκειμένου να αξιολογήσει τις επιδόσεις της και να τη συγκρίνει με τις προγενέστερες λύσεις σε πρακτικό επίπεδο. Μεταξύ αυτών, αναλύει τη βελτίωση που επιφέρει η ενσωμάτωση της νέας μνήμης στην προτεινόμενη μονάδα εκτίμησης κίνησης και ποσοτικοποιεί τα οφέλη της σε πόρους υλικού.

show abstract

Partial access conflict-relieving programmable address shuffler for parallel memory system in multi-core processor

Kwon

Eum

2010

Microprocessors and Microsystems

View full text Add to dashboard Cite

Parallel, memory access schemes for H.263 encoder

Cited by 7 publications

References 15 publications

On Design of Parallel Memory Access Schemes for Video Coding

On Design of Parallel Memory Access Schemes for Video Coding

Παράλληλες Αρχιτεκτονικές Και Αλγόριθμοι Για Ψηφιακή Επεξεργασία Σήματος Και Εικόνας

Partial access conflict-relieving programmable address shuffler for parallel memory system in multi-core processor

Contact Info

Product

Resources

About