Minimizing the runtime partial reconfiguration overheads in reconfigurable systems

Liu, Shaoshan; Pittman, Richard Neil; Forin, Alessandro; Gaudiot, Jean‐Luc

doi:10.1007/s11227-011-0657-6

Cited by 19 publications

(8 citation statements)

References 2 publications

Supporting

Mentioning

Contrasting

Unclassified

Order By: Relevance

“…Figure 4 shows the floor plan for RP_0 and RP_1 in Xilinx PlanAhead. 3.05600 DRAM DPR Manager [22] 3.07432 SD Flash FlashCAP [23] 3.08000 BRAM Intelligent ICAP Controller [24] 3.19832 SRAM ICAP Controller [25] 3.19840 DDR SDRAM BRAM_HWICAP [26] 2.97120 BRAM AC_ICAP [27] 3…”

Section: Discussionmentioning

confidence: 99%

An FPGA-based network system with service-uninterrupted remote functional update

Tan

Ooi

Marsono

2021

IJECE

View full text Add to dashboard Cite

The recent emergence of 5G network enables mass wireless sensors deployment for internet-of-things (IoT) applications. In many cases, IoT sensors in monitoring and data collection applications are required to operate continuously and active at all time (24/7) to ensure all data are sampled without loss. Field-programmable gate array (FPGA)-based systems exhibit a balanced processing throughput and datapath flexibility. Specifically, datapath flexibility is acquired from the FPGA-based system architecture that supports dynamic partial reconfiguration feature. However, device functional update can cause interruption to the application servicing, especially in an FPGA-based system. This paper presents a standalone FPGA-based system architecture that allows remote functional update without causing service interruption by adopting a redundancy mechanism in the application datapath. By utilizing dynamic partial reconfiguration, only the updating datapath is temporarily inactive while the rest of the circuitry, including the redundant datapath, remain active. Hence, there is no service interruption and downtime when a remote functional update takes place due to the existence of redundant application datapath, which is critical for network and communication systems. The proposed architecture has a significant impact for application in FPGA-based systems that have little or no tolerance in service interruption.

show abstract

Section: Discussionmentioning

confidence: 99%

An FPGA-based network system with service-uninterrupted remote functional update

Tan

Ooi

Marsono

2021

IJECE

View full text Add to dashboard Cite

show abstract

“…ere are several similar designs along these lines [8][9][10][11]. A variant of this approach is to provide integrated extensibility of a general-purpose processor via DPR such as in [12]. Specifically for the Zynq SoC, it is possible to use the APU to control the reconfiguration process, which is done, e.g., by the ZyCAP [13].…”

Section: Related Workmentioning

confidence: 99%

A Real-Time Capable Dynamic Partial Reconfiguration System for an Application-Specific Soft-Core Processor

Kirchhoff

Kerling

Streitferdt

et al. 2019

International Journal of Reconfigurable Computing

View full text Add to dashboard Cite

Modern FPGAs (Field Programmable Gate Arrays) are becoming increasingly important when it comes to embedded system development. Within these FPGAs, soft-core processors are often used to solve a wide range of different tasks. Soft-core processors are a cost-effective and time-efficient way to realize embedded systems. When using the full potential of FPGAs, it is possible to dynamically reconfigure parts of them during run time without the need to stop the device. This feature is called dynamic partial reconfiguration (DPR). If the DPR approach is to be applied in a real-time application-specific soft-core processor, an architecture must be created that ensures strict compliance with the real-time constraint at all times. In this paper, a novel method that addresses this problem is introduced, and its realization is described. In the first step, an application-specializable soft-core processor is presented that is capable of solving problems while adhering to hard real-time deadlines. This is achieved by the full design time analyzability of the soft-core processor. Its special architecture and other necessary features are discussed. Furthermore, a method for the optimized generation of partial bitstreams for the DPR as well as its practical implementation in a tool is presented. This tool is able to minimize given bitstreams with the help of a differential frame bitmap. Experiments that realize the DPR within the soft-core framework are presented, with respect to the need for hard real-time capability. Those experiments show a significant resource reduction of about 40% compared to a functionally equivalent non-DPR design.

show abstract

“…Всі рішення покладаються на рівень програмної або програмно-апаратної надбудови операційної системи та мають високу складність реалізації алгоритмів управління реконфігурацією, що додатково збільшує накладні видатки реконфігурації, негативно впливаючи на продуктивність обчислювальної системи. Ряд робіт, які пропонують архітектурні та технічні вдосконалення фізичного рівня реконфігурованих систем [6,7], навпаки, абстрагуються від засобів управління реконфігура-цією. Апаратні засоби прискорення реконфігурації зазвичай орієнтовані на збільшення пропускної здатності інтерфейсів реконфігурації.…”

Section: аналіз літературних даних та постановка проблемиunclassified

Development of the reconfiguration acceleration method in the dynamically reconfigurable computing systems

Кулаков¹,

Клименко²,

Рудницький³

2015

EEJET

View full text Add to dashboard Cite

Кафедра обчислювальної техніки Національний технічний університет України «Київський політехнічний інститут» пр. Перемоги, 37, м. Київ, Україна, 03056 Запропонований метод прискорення реконфігурації та апаратні засоби його реалізації, що дозволяють мінімізувати накладні видатки часу реконфігурації. Виконано моделювання запропонованого методу для обчислювальних алгоритмів поданих в ярусно-паралельній формі. Застосування методу максимально зменшує комунікаційну складову часу реконфігурації, забезпечуючи інтенсивне прискорення реконфігурації в додатках, що містять велику кількість однотипних задач Ключові слова: реконфігуровані обчислювальні системи, часткова динамічна реконфігурація, накладні видатки реконфігурації, прискорена реконфігурація Предложен метод ускорения реконфигурации и аппаратные средства его реализации, которые позволяют минимизировать накладные расходы времени реконфигурации. Выполнено моделирование предложенного метода для вычислительных алгоритмов, представленных в ярусно параллельной форме. Применение метода максимально снижает коммуникационную составляющую времени реконфигурации, обеспечивая интенсивное ускорение реконфигурации в приложениях, которые содержат большое количество однотипных задачКлючевые слова: реконфигурируемые вычислительные системы, частичная динамическая реконфигурация, накладные расходы реконфигурации, ускоренная реконфигурация УДК 004.272.26, 004.274

show abstract

Minimizing the runtime partial reconfiguration overheads in reconfigurable systems

Cited by 19 publications

References 2 publications

An FPGA-based network system with service-uninterrupted remote functional update

An FPGA-based network system with service-uninterrupted remote functional update

A Real-Time Capable Dynamic Partial Reconfiguration System for an Application-Specific Soft-Core Processor

Development of the reconfiguration acceleration method in the dynamically reconfigurable computing systems

Contact Info

Product

Resources

About