Evaluation Methodology and Reconfiguration Tests on the New European NG-MEDIUM FPGA

Maragos, Konstantinos; Leon, Vasileios; Lentaris, George; Soudris, Dimitrios; Gonzalez-Arjona, David; Domingo, Ruben; Pastor, Antonio; Codinachs, David Merodio; Conway, Isabelle

doi:10.1109/ahs.2018.8541492

Cited by 9 publications

(10 citation statements)

References 4 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…The literature also includes several works involving the BRAVE FPGAs. In [25], the authors evaluate the reconfiguration capabilities of NG-Medium via the SpaceWire interface, while in [19], benchmarking results for NG-Medium are reported and re-configuration scenarios with different algorithms are examined. Regarding NG-Large, benchmarking and tool testing results are provided by the current paper's authors in [26].…”

Section: Related Work a Evaluation Of Space-grade Fpgasmentioning

confidence: 99%

“…These activities aim to improve the NanoXplore tools and devices, and evaluate the suitability of the BRAVE solution as on-board data processor. In the "QUEENS-FPGA" activity [19], we evaluated the NG-Medium FPGA based on our assessment methodology. In the current paper, we enhance our methodology and evaluate the next chip of the BRAVE series, i.e., NG-Large.…”

Section: Introductionmentioning

confidence: 99%

See 1 more Smart Citation

Development and Testing on the European Space-Grade BRAVE FPGAs: Evaluation of NG-Large Using High-Performance DSP Benchmarks

et al. 2021

Self Cite

View full text Add to dashboard Cite

The advent of space applications with increased computational requirements has led the space industry to consider innovative chips and avionics architectures for high-performance on-board data processing. In a relatively limited market, the European BRAVE 1 family of Field-Programmable Gate Arrays (FPGAs) offers such novel radiation-hardened solutions. Towards verification, the current work devises and applies a methodology to thoroughly assess the BRAVE FPGAs and their SW tools. The paper focuses on NG-Large, i.e., the largest FPGA of the 65nm Radiation-Hardened-By-Design (RHBD) technology of NanoXplore to date. The proposed approach comprises a number of customized steps to systematically evaluate the entire FPGA design flow. Initially, we carefully select and tune a set of high-performance Digital Signal Processing (DSP) & Computer Vision (CV) benchmarks, which were originally developed as Hardware Description Language (HDL) IPs in past projects of the European Space Agency (ESA). Subsequently, we perform exhaustive exploration of the Synthesis, Placement, and Routing stages of the SW tools, as well as testing on actual HW boards. At each step, we generate and analyze a variety of results, while we also compare them to 3rd-party solutions. The results show that NG-Large provides sufficient programmability and performance, e.g., classic CV IPs for feature detection on megapixel images can achieve a throughput of 5-10 frames per second, while the on-chip memory utilization is up to 56% better than that of 3rd-party FPGAs. As a highlight, at system-level, we successfully implement and execute an entire HW/SW algorithmic pipeline for Vision-Based Navigation (VBN) involving SpaceWire data transfers with LEON CPU & NG-Large co-processing.

show abstract

Section: Related Work a Evaluation Of Space-grade Fpgasmentioning

confidence: 99%

Section: Introductionmentioning

confidence: 99%

Development and Testing on the European Space-Grade BRAVE FPGAs: Evaluation of NG-Large Using High-Performance DSP Benchmarks

et al. 2021

Self Cite

View full text Add to dashboard Cite

show abstract

“…The work developed by ESA in [24] is very remarkable since it demonstrates the effectiveness of reconfiguration in the new FPGA platform BRAVE, developed by NanoExplore. Differently to previous works, BRAVE FPGAs are space-grade devices that count on a rad-hard fabric.…”

Section: Dynamic and Partial Reconfiguration In Space Applicationsmentioning

confidence: 99%

Run-Time Reconfigurable MPSoC-Based On-Board Processor for Vision-Based Space Navigation

et al. 2020

View full text Add to dashboard Cite

This paper describes a reconfigurable architecture for an on-board processor to be used in space exploration critical systems. It relies on, a dynamically reconfigurable multi-accelerator hardware architecture that provides transparent reconfiguration and scalable performance, dependability, and power consumption, at run-time. The architecture is integrated under an RTEMS operating system, which manages reconfiguration and fault mitigation in a fully-compatible way with space requirements. In this work, the proposed processor is used to implement a vision-based navigation system, providing fully autonomous adaptation to different phases of a space mission timeline or events that the spacecraft may encounter during its lifespan. Results show that reconfigurability enables the practical usage of Commercial Off-The-Shelf (COTS) Multiprocessor Systems-on-Chips (MPSoCs) in real scenarios. INDEX TERMS Vision-based navigation, reconfigurable on-board processor, high performance embedded computing, real-time operating systems.

show abstract

“…Contrary to the past, FPGAs have expanded their usage of "prototype-only", or "connectivity-only" to a high-performance tool which is able to deliver tremendous performance per Watt [41,78,42]. The most prominent characteristics of FPGAs are: i) their inherent parallel architecture which enables the deployment of highly parallel designs with impressive throughput rates [104,66,161], ii) the low operation frequency which allows for reduced power consumption, and iii) the reconfiguration/reprogramability which provides increased flexibility and reusability of the chip for a broad range of applications and operations [103,53,33]. The aforementioned capabilities promote FPGAs as a promising solution to the ever-growing performance per Watt demands of datacenter and embedded applications [60,78].…”

Section: Lut (Xor)mentioning

confidence: 99%

“…FPGAs outperform the space-grade CPUs in terms of processing speed, while satisfying the critical power budget required by space missions [79,80,81]. Moreover, the reconfiguration is a key feature which enables the interchanging between different operations/algorithms and thus, omitting the need for the employment of separate on-board chips/components which increase the weight and the overall mission cost [103]. Apart from that, the usage of FPGAs extends to other domains as well, e.g., automotive, wired and wireless telecom applications, robotics, Internet of Things (IoT), etc.…”

Section: Lut (Xor)mentioning

confidence: 99%

Design methodologies, frameworks and implementations on reconfigurable devices for timing and energy optimizations

Μαραγκός¹

View full text Add to dashboard Cite

Η κατασκευή ολοένα και πιο ανεπτυγμένων τσιπ πλέον καθίσταται εξαιρετικά δύσκολη και οικονομικά ασύμφορη καθώς το μέγεθος των τρανζίστορ πλησιάζει την ατομική κλίμακα. Σημαντικά ζητήματα αξιοπιστίας όπως είναι η μεταβλητότητα υλικού, η πτώση τάσης και αύξηση της θερμοκρασίας γίνονται όλο και πιο έντονα στις νεότερες τεχνολογίες ολοκλήρωσης. Προκειμένου να ανταπεξέλθουν με τα προαναφερθέντα ζητήματα και να παρέχουν αποδεκτές λύσεις, οι κατασκευαστές επιβάλλουν καθολικά και πολύ συντηρητικά όρια ασφαλείας στην λειτουργία όλων των κατασκευασμένων τσιπ. Ωστόσο, αυτή η πεσιμιστική στρατηγική δεν εκμεταλλεύεται τις πραγματικές δυνατότητες απόδοσης των μεμονωμένων τσιπ και δεν προσαρμόζεται στις συνθήκες λειτουργίας (π.χ., πτώση τάσης) που εξαρτώνται σε μεγάλο βαθμό από τα μεμονωμένα χαρακτηριστικά μιας εφαρμογής. Συνεπώς, υπάρχει σημαντική απώλεια απόδοσης τόσο σε όρους ταχύτητας όσο και σε κατανάλωσης ισχύος. Στην παρούσα ερευνητική εργασία, επικεντρωνόμαστε συγκεκριμένα σε επαναπρογραμματιζόμενης λογικής τσιπ (FPGA) και αποσκοπούμε στην παροχή λύσεων που προσαρμόζονται τόσο στην ποιότητα πυριτίου του υποκείμενου τσιπ, όσο και στις ιδιαιτερότητες της εκάστοτε εφαρμογής που εκτελείται πάνω σε αυτό. Προτείνουμε μια μεθοδολογία για τον χαρακτηρισμό των πραγματικών δυνατοτήτων απόδοσης των σημερινών εμπορικών FPGA τσιπ που υπόκεινται σε μεταβολές υλικού. Η μεθοδολογία αυτή βασίζεται στη δημιουργία χαρτών μεταβλητότητας υλικού για την αξιολόγηση της μεταβολής της απόδοσης σε όλο το εύρος της αρχιτεκτονικής του FPGA. Αξιοποιώντας τους παραγόμενους χάρτες μεταβλητότητας υλικού και τα δυνητικά κέρδη που προκύπτουν από την εκμετάλλευση των συντηρητικών ορίων ασφαλείας λειτουργίας των τσιπ, αναπτύξαμε ένα πλαίσιο για την ενίσχυση της απόδοσης των FPGAs. Το συγκεκριμένο πλαίσιο βασίζεται σε χάρτες μεταβλητότητας υλικού και τεχνικές κλιμάκωσης της συχνότητας και τάσης λειτουργίας. Το πρώτο εξυπηρετεί το σκοπό της αποτύπωσης μιας δοθείσας εφαρμογής στο πιο αποδοτικό τσιπ και στην πιο αποδοτική περιοχή αυτού. Το δεύτερο χρησιμοποιείται για τη βαθμονόμηση της λειτουργίας του FPGA στο βέλτιστο σημείο σύμφωνα με τις προδιαγραφές που τίθενται από τον χρήστη. Χρησιμοποιώντας την πειραματική μας υποδομή και ένα σύνολο FPGAs 28nm και ρεαλιστικών εφαρμογών, επιδεικνύουμε λύσεις οι οποίες μπορούν μέχρι να διπλασιάζουν την μέγιστη απόδοση που επικαρπώνεται ο χρήστης, συγκριτικά με την ονομαστική λειτουργία του τσιπ όπως παρέχεται από τα σημερινά βιομηχανικά εργαλεία σχεδιασμού. Επιπλέον, εκτός από το παραπάνω πλαίσιο, προτείνουμε μια εναλλακτική μέθοδο που στοχεύει στη βελτίωση της ενεργειακής απόδοσης των σημερινών εμπορικών FPGAs παρέχοντας υψηλή αυτάρκεια. Η προτεινόμενη μέθοδος βασίζεται σε ένα αξιόπιστο σύστημα παρακολούθησης και ρύθμισης της τάσης λειτουργίας λαμβάνοντας υπόψιν όλα τα φαινόμενα μεταβλητότητας του υλικού, τάσης και θερμοκρασίας κατά την διάρκεια λειτουργίας του FPGA. Ένα από τα κύρια χαρακτηριστικά αυτής της μεθόδου είναι ότι μπορεί να ενσωματωθεί ως έτοιμο προς χρήση IP σε οποιαδήποτε σχεδίαση του χρήστη. Βασιζόμενοι σε πραγματικές εφαρμογές, τα πειραματικά μας αποτελέσματα επιδεικνύουν σημαντική εξοικονόμηση ενέργειας διατηρώντας παράλληλα την λειτουργική ακεραιότητα και την ονομαστική ταχύτητα επεξεργασίας του τσιπ.

show abstract

Evaluation Methodology and Reconfiguration Tests on the New European NG-MEDIUM FPGA

Cited by 9 publications

References 4 publications

Development and Testing on the European Space-Grade BRAVE FPGAs: Evaluation of NG-Large Using High-Performance DSP Benchmarks

Development and Testing on the European Space-Grade BRAVE FPGAs: Evaluation of NG-Large Using High-Performance DSP Benchmarks

Run-Time Reconfigurable MPSoC-Based On-Board Processor for Vision-Based Space Navigation

Design methodologies, frameworks and implementations on reconfigurable devices for timing and energy optimizations

Contact Info

Product

Resources

About