Edge-valued binary decision for multi-level hierarchical verification

Lai, Yung-Te; Sastry, S.

doi:10.1109/dac.1992.227813

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“…This would indeed be possible using word-level expressions as part of the specification, as formulated by Lai and Vrudhula [11]. These expressions can be generated and manipulated as "pseudo-Boolean" functions mapping Boolean variables to numeric values.…”

Section: Discussionmentioning

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Bit-Level Analysis of an SRT Divider Circuit.

Bryant¹

1995

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Abstract-It is impractical to verify multiplier or divider circuits entirely at the bit-level using ordered Binary Decision Diagrams (BDDs), because the BDD representations for these functions grow exponentially with the word size. It is possible, however, to analyze individual stages of these circuits using BDDs. Such analysis can be helpful when implementing complex arithmetic algorithms. As a demonstration, we show that Intel could have used BDDs to detect erroneous lookup table entries in the Pentium(TM) floating point divider. Going beyond verification, we show that bit-level analysis can be used to generate a correct version of the table.

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Section: Discussionmentioning

confidence: 99%

“…These expressions can be generated and manipulated as "pseudo-Boolean" functions mapping Boolean variables to numeric values. Such functions can be represented as edgevalued BDDs [11], or as Binary Moment Diagrams [6]. Recent work has shown that word-level specifications can be added to symbolic model checking [8].…”

Section: Discussionmentioning

confidence: 99%

Bit-Level Analysis of an SRT Divider Circuit.

Bryant¹

1995

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“…aux affectations de variables -ils ne permettent pas la compilation de problèmes de satisfaction de contraintes valuées (VCSPs). Dans un tel cadre, les diagrammes de décision valués (VDDs) -diagrammes de décision algébriques (ADDs) [4], diagrammes de dé-cisionà arcs valués (EVBDDs) [15,14,3], Semiring Labeled Decision Diagrams (SLDDs) [20], diagrammes de décision algébriques affines (AADDs) [18][17] sont alors des langages cibles pertinents. Les ADDs par exemple ontété utilisés pour la compilation de problèmes de planification [13] ; des travaux en configuration de produit [3,11] ont proposé d'utiliser les EVBDDs (ou de manièreéquivalente, les SLDDs additifs -SLDD + ) pour capturer des fonctions de coût ou de préférences fortement additives, c'est-à-dire des cas où la valuation associéeà une affectation des variables s'exprime directement par un VCSP dont toutes les contraintes souples sont unaires : l'idée est alors de compiler les contraintes dures qui définissent le produit configurable par un MDD, puis d'ajouter les valuations définies par les contraintes unaires directement sur les arcs.…”

Section: Introductionunclassified

Compacité pratique des diagrammes de décision valués. Normalisation, heuristiques et expérimentations

Fargier¹,

Marquis²,

Schmidt³

2014

Revue d'intelligence artificielle

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National audienceLes diagrammes de décision valués (VDD) sont particulièrement intéressants pour la compilation de problèmes de satisfaction de contraintes valuées (VCSP). L’intérêt des différents langages de la famille VDD (en particulier, les langages ADD, SLDD, AADD) est qu’ils ad- mettent des algorithmes en temps polynomial pour des traitements (comme l’optimisation) qui ne sont pas polynomiaux à partir des VCSP de départ. Comme l’efficacité pratique de tels trai- tements dépend de la taille du VDD compilé obtenu, il est important d’obtenir une forme la plus compacte possible. Nous décrivons dans cet article quelques résultats issus de nos travaux sur l’étude de la compacité pratique des VDD. Nous présentons un compilateur ascendant de VCSP en SLDD + (resp. SLDD ), un jeu d’heuristiques d’ordonnancement des variables, des procé- dures de traduction des langages SLDD + (resp. SLDD ) vers les langages ADD et AADD, et nous identifions quelques requêtes et transformations d’intérêt, réalisables en temps polynomial quand l’ensemble des affectations est représenté par un VDD. Les différents langages cibles et les heuristiques ont été testés sur deux familles de jeux d’essai, des VCSP additifs représentant des problèmes de configuration de voitures avec fonctions de coût, et des réseaux bayésiens. Il apparaît que, bien que le langage AADD soit strictement plus succinct en théorie que SLDD + (resp. SLDD ), le langage SLDD + (resp. SLDD ) convient bien en pratique quand il s’agit de compiler des problèmes de nature purement additive (resp. purement multiplicative)

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“…An edge-valued BDD (EVBDD) [14], [15] is a variant of a BDD, and represents an integer-valued function. The EVBDD is obtained by repeatedly applying the expansion f = x i f 0 + x i ( f 1 + α) to the integer-valued function, where…”

Section: Definitionmentioning

confidence: 99%

A Systematic Design Method for Two-Variable Numeric Function Generators Using Multiple-Valued Decision Diagrams

Nagayama

Sasao

Butler

2010

IEICE Trans. Inf. & Syst.

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SUMMARYThis paper proposes a high-speed architecture to realize two-variable numeric functions. It represents the given function as an edgevalued multiple-valued decision diagram (EVMDD), and shows a systematic design method based on the EVMDD. To achieve a design, we characterize a numeric function f by the values of l and p for which f is an l-restricted Mp-monotone increasing function. Here, l is a measure of subfunctions of f and p is a measure of the rate at which f increases with an increase in the dependent variable. For the special case of an EVMDD, the EVBDD, we show an upper bound on the number of nodes needed to realize an l-restricted Mp-monotone increasing function. Experimental results show that all of the two-variable numeric functions considered in this paper can be converted into an l-restricted Mp-monotone increasing function with p = 1 or 3. Thus, they can be compactly realized by EVBDDs. Since EVMDDs have shorter paths and smaller memory size than EVBDDs, EVMDDs can produce fast and compact NFGs. key words: two-variable numeric function generators (NFGs), edgevalued multiple-valued decision diagrams (EVMDDs), edge-valued binary decision diagrams (EVBDDs), graph-based representation of numeric functions, programmable memory-based architecture

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Edge-valued binary decision for multi-level hierarchical verification

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Bit-Level Analysis of an SRT Divider Circuit.

Bit-Level Analysis of an SRT Divider Circuit.

Compacité pratique des diagrammes de décision valués. Normalisation, heuristiques et expérimentations

A Systematic Design Method for Two-Variable Numeric Function Generators Using Multiple-Valued Decision Diagrams

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