Design Technology Co-Optimization for Cold CMOS Benefits in Advanced Technologies

Low-temperature CMOS technology for high-performance computing: development and challenges

“…在集成电路设计领域内, 若干个反相器首尾相接组成的环形振荡器 (环振) 经常被用于评估数字 电路的性能. 2021 年台积电对 5 nm FinFET 工艺的 101 级环振进行分析, 相同振荡频率下 77 K 的功 耗降低到室温的 40%, 而相同功耗下 77 K 的速度提升到室温的 1.4 倍 [23] , 说明低温下经典电路实现 高性能计算的可行性. 经典计算机结构包含存储部分、计算部分、输入输出以及控制部分, 其中的存 储部分和计算部分在低温下均有着不同程度的性能提升.…”

“…2018 年 Rambus 公司的研究人员 在 360∼77 K 温度范围内对商用 DRAM 进行测试, 发现当温度降低时 DRAM 的保留时间大幅增加, 77 K 温度下甚至超过了 90 min [24] . 2021 年台积电对 5 nm FinFET 在 298∼77 K 的宽温度范围下建 模, 并对 6T-SRAM 进行分析, 发现 77 K 下其速度是室温下的 1.4 倍, 若再使用设计制造协同优化技 术 (design technology co-optimization, DTCO) 针对低温 CMOS 的能效进行优化, 可使 SRAM 在相同 功率下实现 1.7 倍的速度增益, 或者在相同速度下仅需 20% 的功耗 [23] . 在 SRAM 单元和外围电路中 有 50% 的速度增益来源于 DTCO, 这也体现协同定制器件的设计对于低温逻辑电路的关键性.…”

A 65nm Cryogenic CMOS Design and Performance at 4.2K for Quantum State Controller Application

“…Recently, a cryo-CMOS is re-cool since operating it at liquid-nitrogen temperatures improves the performance of high-performance computing (HPC). Therefore, the cryo-CMOS technology is extensively studied [8], [9]. To design the CMOS circuits at cryogenic temperature, the cryogenic MOS transistor model [10] and the cell library have been reported [11].…”