Automatic generation of a parameter-domain-based functional input coverage model

Castro, Carlos Ivan; Strum, Marius; Chau, Wang Jiang

doi:10.1109/latw.2010.5550344

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“…As the proposed steps in this work are targeted to generic construction of monitors, the input space is splitted in equally spaced divisions. A deeper analysis on domain division could be found on [13]. Let n min and n max the minimum and maximum valid values respectively, then the width d of the domain D is: …”

Section: Coverage Modelmentioning

confidence: 99%

Generic construction of monitors for Floating Point Unit designs

Goñi

Todorovich

Cadenas

2012

2012 VIII Southern Conference on Programmable Logic

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This paper proposes a set of well defined steps to design functional verification monitors intended to verify Floating Point Units (FPU) described in HDL. The first step consists on defining the input and output domain coverage. Next, the corner cases are defined. Finally, an already verified reference model is used in order to test the correctness of the Device Under Verification (DUV). As a case study a monitor for an IEEE754-2008 compliant design is implemented. This monitor is built to be easily instantiated into verification frameworks such as OVM. Two different designs were verified reaching complete input coverage and successful compliant results.

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Section: Coverage Modelmentioning

confidence: 99%

Generic construction of monitors for Floating Point Unit designs

Goñi

Todorovich

Cadenas

2012

2012 VIII Southern Conference on Programmable Logic

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“…Es posible realizar divisiones que no consideren idéntico tamaño pero no será abordado en este trabajo. Un análisis más profundo sobre división de dominios puede encontrarse en [13]. Sean n min and n max valores mínimos y máximos respectivamente, entonces el ancho d del dominio D es:…”

Section: Modelo De Coberturaunclassified

Contribuciones a la verificación funcional moderna

Goñi¹

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El incesante desarrollo tecnológico en la industria del silicio y la necesidad de cumplir con tiempos de mercado competitivos han llevado al desarrollo de nuevas técnicas de diseño y verificación funcional. En este trabajo de tesis se presentan diferentes aportes a la verificación funcional moderna partiendo de casos de estudio reales y en donde se plantean diversos problemas a resolver. El trabajo se divide implícitamente en dos partes: La primera, se enfoca en realizar aportes a la verificación funcional proponiendo métodos para generación de entradas, chequeo de salidas y evaluación de cobertura funcional en diseños. En particular, se considera como caso de estudio la verificación funcional de unidades aritméticas sustentándose en la utilización y desarrollo de los frameworks para verificación funcional OVM y Teal and Truss. Del análisis y desarrollo se obtiene un conjunto de reglas para la generación aleatoria de casos de prueba para la verificación de unidades de punto ﬂotante. Además, se realiza la evaluación de, no solo el comportamiento de los frameworks propuestos, sino también se analizan parámetros de calidad como su usabilidad, extensibilidad y nivel de abstracción. Como aporte se describen los pasos para diseñar e implementar monitores de verificación aplicables a diversos dominios. El monitor presentado, no sólo realiza el chequeo de resultados comparados con modelos de referencia, sino que además realiza el análisis de cobertura considerando los casos ejercitados. En la evaluación de los frameworks se verifican dos diseños diferentes de unidades aritméticas donde al menos se detectan dos errores en casos no considerados por parte del diseñador. La segunda parte del trabajo propone un nuevo enfoque para la verificación funcional. El enfoque propuesto parte del hecho que las pruebas orientadas a la verificación deben realizarse indefectiblemente en todo proyecto y propone preparar a los entornos de verificación de manera tal que sus resultados sean de utilidad para el diseñador. Como caso de estudio se presenta la verificación de un modelo digital de un convertidor de potencia para emulación HIL (Hardware in the Loop). En particular, se hace énfasis en la aceleración obtenida al utilizar las técnicas de HIL en la verificación de diseños analógicos-digitales. Continuando con la línea de aritmética presentada en la primera sección, primero se compara el comportamiento de un modelo que utiliza punto fijo para la representación de variables de estado con otro que utiliza representación en punto flotante. La evaluación se realiza considerando diversos escenarios representativos y reales donde se aplicaría el convertidor. Luego de comprobar la funcionalidad del convertidor utilizando técnicas descritas en la primer parte de la tesis, se utilizan los resultados recopilados para el análisis de resolución de dos variables de estados en el modelo de convertidor de punto fijo. La motivación principal de este análisis es que partiendo de resoluciones ´optimas es posible obtener modelos que minimizan el ´área ocupada en el diseño final y la máxima velocidad de reloj del circuito. A partir de los resultados obtenidos, el diseñador puede apreciar que el aumento de resolución a partir de cierto umbral solo incrementa el área utilizada y reduce la frecuencia de reloj sin obtener mejoras significativas en la precisión. Para el caso de estudio evaluado, es posible apreciar que existe un pequeño intervalo de resolución crítico de las variables de estado donde los errores se reducen drásticamente a cero, sin reducción de la performance o aumentar el consumo de área. Si bien en este trabajo, los resultados completos de las pruebas se presentan en un apéndice, el enfoque propuesto resume un gran volumen de información en gráficas de rápida interpretación por parte del diseñador.

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