A Parallel VLSI Architecture for Layered Decoding for Array LDPC Codes

Diseño de decodificadores de altas prestaciones para código LDPC

“…Las arquitecturas que se encuentran en la literatura se pueden clasificar, de acuerdo a la forma en la que se realizan las actualizaciones, en dos grandes grupos: paralelas [25,26,[31][32][33][34][35][36][37] y parcialmente paralelas [29,[38][39][40][41][42][43][44][45][46][47][48][49][50][51][52][53][54]. En las arquitecturas paralelas los procesos de actualización horizontal y vertical se realizan de forma concurrente, por lo que son necesarias tantas unidades CNP como filas tiene la matriz de paridad y tantas unidades VNP como columnas.…”

“…Las dos arquitecturas son similares y en ambas es necesario modificar el algoritmo αMS, aproximando el cálculo del primer y segundo mínimo, para reducir la complejidad hardware, lo que da lugar a que aparezcan pérdidas en las prestaciones. Por otra parte, en la literatura se encuentran implementaciones de la arquitectura layered basadas en memorias [29,[48][49][50] que alcanzan tasas de decodificación del orden de cientos de Mbps e implementaciones de la arquitectura layered basadas en registros [51][52][53][54] para tasas de decodificación muy altas (superiores al Gbps). La arquitectura layered basada en memorias se presenta inicialmente en [48].…”

“…Un método similar se propone en [50] para el código de tasa 1/2 del estándar IEEE 802.16e. La arquitectura layered basada en registros se utiliza en [51] con el algoritmo MS. En esta implementación se reduce el almacenamiento aprovechando que en los mensajes de salida de las unidades CNP solamente hay dos magnitudes posibles (dos mínimos). En el trabajo presentado en [52] se realiza un post-procesado con el fin de mejorar las prestaciones a bajas tasas de error.…”

“…La arquitectura SB se basa en el algoritmo de ordenación descrito en [60], mientras que en la arquitectura TS el cálculo de los mínimos se realiza con una estructura enárbol utilizando bloques Radix-2, los cuales seleccionan los dos valores mínimos de dos parejas de entrada (m1,m2). En [51,58] se presenta una modificación de la arquitectura SB, denominada mSB, que consigue reducir elárea de la implementación hardware. En [59] se propone el uso de múltiples Radix-K (MR) con una estructura enárbol que mejora la velocidad (disminuye el camino crítico), a costa de aumentar la complejidad hardware (mayorárea).…”

“…Al paralelizar el procesado es necesario el uso de registros para el almacenamiento de los mensajes, debido a la concurrencia en la escritura y lectura deéstos. En [51] y [53] se implementa la arquitectura layered basada en registros para el algoritmo βMS, alcanzando tasas de decodificación de varios Gbps. En esta tesis, la arquitectura layered basada en registros se ha implementado con los algoritmos propuestos αiMS y vwMS, con el fin de alcanzar altas tasas de decodificación con un bajo coste hardware.…”