20th International Conference on VLSI Design Held Jointly With 6th International Conference on Embedded Systems (VLSID'07) 2007
DOI: 10.1109/vlsid.2007.19
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A Parallel VLSI Architecture for Layered Decoding for Array LDPC Codes

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“…Las arquitecturas que se encuentran en la literatura se pueden clasificar, de acuerdo a la forma en la que se realizan las actualizaciones, en dos grandes grupos: paralelas [25,26,[31][32][33][34][35][36][37] y parcialmente paralelas [29,[38][39][40][41][42][43][44][45][46][47][48][49][50][51][52][53][54]. En las arquitecturas paralelas los procesos de actualización horizontal y vertical se realizan de forma concurrente, por lo que son necesarias tantas unidades CNP como filas tiene la matriz de paridad y tantas unidades VNP como columnas.…”
Section: Arquitecturas E Implementación Hardwareunclassified
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“…Las arquitecturas que se encuentran en la literatura se pueden clasificar, de acuerdo a la forma en la que se realizan las actualizaciones, en dos grandes grupos: paralelas [25,26,[31][32][33][34][35][36][37] y parcialmente paralelas [29,[38][39][40][41][42][43][44][45][46][47][48][49][50][51][52][53][54]. En las arquitecturas paralelas los procesos de actualización horizontal y vertical se realizan de forma concurrente, por lo que son necesarias tantas unidades CNP como filas tiene la matriz de paridad y tantas unidades VNP como columnas.…”
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“…Las dos arquitecturas son similares y en ambas es necesario modificar el algoritmo αMS, aproximando el cálculo del primer y segundo mínimo, para reducir la complejidad hardware, lo que da lugar a que aparezcan pérdidas en las prestaciones. Por otra parte, en la literatura se encuentran implementaciones de la arquitectura layered basadas en memorias [29,[48][49][50] que alcanzan tasas de decodificación del orden de cientos de Mbps e implementaciones de la arquitectura layered basadas en registros [51][52][53][54] para tasas de decodificación muy altas (superiores al Gbps). La arquitectura layered basada en memorias se presenta inicialmente en [48].…”
Section: Arquitecturas E Implementación Hardwareunclassified
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