A CMOS Imager With Column-Level ADC Using Dynamic Column Fixed-Pattern Noise Reduction

Snoeij, M.F.; Theuwissen, Albert; Makinwa, Kofi A. A.; Huijsing, Johan H.

doi:10.1109/jssc.2006.884866

Cited by 62 publications

(37 citation statements)

References 9 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…The CDS technique is employed to suppress offset and low-frequency noise components up to the sampling stage. In order to furtherly improve signal integrity, some imager architectures still implement analog pixel schemes, but perform internal A/D conversion at chip [51,52] or row/column levels [53][54][55], the latter earlier to output multiplexing. Fig.…”

Section: Fpa Architecturesmentioning

confidence: 99%

Low-Power CMOS Digital Pixel Imagers for High-Speed Uncooled PbSe IR Applications

Margarit¹

2017

Springer Theses

View full text Add to dashboard Cite

Certifiquen ResumLa present tesi doctoral descriu la recerca i el desenvolupament d'una nova tecnologia monolítica d'imatgeria infraroja de longitud d'ona mitja (MWIR), no refrigerada i de baix cost, per a usos industrials d'alta velocitat. El treball pren el relleu dels últims avenços assolits pel soci industrial NIT S.L. en el camp dels detectors MWIR de PbSe depositats en fase vapor (VPD), afegint-hi coneixement fonamental en la investigació de noves tècniques de disseny de circuits VLSI analògics i mixtes pel desenvolupament del dispositiu integrat de lectura unit al detector pixelat.Es parteix de la hipòtesi que, mitjançant l'ús de les esmentades tècniques de disseny, les tecnologies CMOS estàndard satisfan tots els requeriments operacionals del detector VPD PbSe respecte a connectivitat, fiabilitat, funcionalitat i escalabilitat per integrar de forma econòmica el dispositiu. La càmera PbSe-CMOS resultant ha de consumir molt baixa potència, operar a freqüències de kHz, exhibir bona uniformitat, i encabir els píxels actius CMOS de lectura en el pitch compacte del pla focal de la imatge, tot atenent a les particulars característiques del detector: altes relacions de corrent d'obscuritat a senyal, elevats valors de capacitat paràsita a l'entrada i dispersions importants en el procés de fabricació.Amb la finalitat de complir amb els requisits previs, es proposen arquitectures de sensors de visió de molt baix acoblament interpíxel basades en l'ús d'una matriu de pla focal (FPA) de píxels actius exclusivament digitals. Cada píxel sensor digital (DPS) està equipat amb mòduls de comunicació d'alta velocitat, autopolarització, cancel·lació de l'offset, conversió analògica-digital (ADC) i correcció del soroll de patró fixe (FPN). El consum en cada cel·la es minimitza fent un ús exhaustiu del MOSFET operant en subllindar.L'objectiu últim és potenciar la integració de les tecnologies de sensat d'imatge infraroja (IR) basades en PbSe per expandir-ne el seu ús, no només a diferents escenaris, sinó també en diferents estadis de maduresa de la integració PbSe-CMOS. En aquest sentit, es proposa investigar un conjunt complet de blocs funcionals distribuïts en dos enfocs paral·lels: viii• Dispositius d'imatgeria MWIR "Smart" basats en frames utilitzant noves topologies de circuit DPS amb correcció de l'FPN en guany i offset. Aquesta línia de recerca exprimeix el pitch del detector per oferir una programabilitat completament digital a nivell de píxel i plena funcionalitat amb compensació de la capacitat paràsita d'entrada i memòria interna de fotograma.• Dispositius de visió MWIR "Compact"-pitch "frame-free" en base a un novedós esquema d'integració analògica en el DPS i diferenciació temporal configurable, combinats amb protocols de comunicació asíncrons dins del pla focal. Aquesta estratègia es concep per permetre una alta compactació del pitch i un increment de la velocitat de lectura, mitjançant la supressió del filtrat digital intern i l'assignació dinàmica de l'ample de banda a cada píxel de l'FPA. Aquest treball ha cond...

show abstract

Section: Fpa Architecturesmentioning

confidence: 99%

Low-Power CMOS Digital Pixel Imagers for High-Speed Uncooled PbSe IR Applications

Margarit¹

2017

Springer Theses

View full text Add to dashboard Cite

show abstract

“…Therefore, the conversion time of two-step SS-ADC is theoretically 16 times faster than that of the conventional SS-ADC. Two-step SS-ADC is suitable for high speed CIS systems [3][4][5][6][7][8]. Fig.…”

Section: Circuit Descriptionmentioning

confidence: 99%

“…At the initial stage, a correlated double sampling between the pixel reset voltage and pixel signal voltage is starting with the switches S1, S2 and the capacitors C H , C 1 . The offset error of comparator and pixel FPN is almost removed with this CDS operation [7]. At the stage of coarse A/D conversion, then, a 5-bit resolution coarse ramp signal is driven to the comparator with the switch (SADC2) off, and the switches (SADC1, FB) on.…”

Section: Circuit Descriptionmentioning

confidence: 99%

“…Thus it is hard to use SS-ADC at the high speed systems like HDTV and high resolution cameras to request a frame rate of 30 frames/s or more at a high resolution. In order to overcome the disadvantage of SS-ADC, many approaches have been reported [5][6][7][8][9]. Among them, cyclic ADC or Successive Approximation Register(SAR) ADC are well-known technique for the high frame rate CIS.…”

Section: Introductionmentioning

confidence: 99%

See 1 more Smart Citation

Design of a CMOS Image Sensor Based on a 10-bit Two-Step Single-Slope ADC

Hwang¹,

Song²

2014

JSTS:Journal of Semiconductor Technology and Science

View full text Add to dashboard Cite

Abstract-In this paper, a high-speed CMOS Image Sensor (CIS) based on a 10-bit two step Single Slope A/D Converter (SS-ADC) is proposed. The A/D converter is composed of both 5-bit coarse ADC and a 6-bit fine ADC, and the conversion speed is 10 times faster than that of the single-slope A/D convertor. In order to reduce the pixel noise, further, a Hybrid Correlated Double Sampling (H-CDS) is also discussed. The proposed A/D converter has been fabricated with 0.13um 1-poly 4-metal CIS process, and it has a QVGA (320 x 240) resolution. The fabricated chip size is 5 mm x 3 mm, and the power consumption is about 35 mW at 3.3 V supply voltage. The measured conversion speed is 10 us, and the frame rate is 220 frames/s.

show abstract

“…Traditionally CMOS image sensors (CISs) are targeted to high-end applications where resolution and image quality is of great importance [1,2]. Nowadays, the emerging applications of portable electronics, implantable biomedical imagers [3] and smart home devices [4] have generated an increasing demand for ultra-low power image sensors.…”

Section: Introductionmentioning

confidence: 99%

A 21.4 pW/frame-pixel PWM image sensor with sub-threshold leakage reduction and two-step readout

Chen

Dan

Ding

et al. 2015

IEICE Electron. Express

View full text Add to dashboard Cite

In this work we present a sub-1V pulse-width-modulation (PWM) CMOS image sensor. Ultra-low power consumption is achieved through the sub-threshold pixel bias, time-to-digital conversion and the array-level asynchronous counter. The 2-step readout scheme is adopted to improve the frame rate up to 68 fps. The prototype chip with 64 × 64 array has been fabricated in a 0.18 µm 1P6M CMOS process. Minimum functional analog supply of 0.36 V can be achieved, and the whole chip consumes only 1.14 µW at 13 fps, or 21.4 pW/frame-pixel. The dynamic range and FPN are measured to be 70 dB and 0.49% respectively.

show abstract

A CMOS Imager With Column-Level ADC Using Dynamic Column Fixed-Pattern Noise Reduction

Cited by 62 publications

References 9 publications

Low-Power CMOS Digital Pixel Imagers for High-Speed Uncooled PbSe IR Applications

Low-Power CMOS Digital Pixel Imagers for High-Speed Uncooled PbSe IR Applications

Design of a CMOS Image Sensor Based on a 10-bit Two-Step Single-Slope ADC

A 21.4 pW/frame-pixel PWM image sensor with sub-threshold leakage reduction and two-step readout

Contact Info

Product

Resources

About