As Redes Neurais Convolucionais (RNC) executam tarefas como classificação e detecção de objetos, exigindo alto poder de processamento. Este trabalho descreve duas arquiteturas para dispositivos FPGA para aceleração da inferência das RNC, otimizando os acessos aos pixels nas convoluções. A versão com paralelismo apresenta ganho em latência proporcional ao número de unidades de operação utilizadas com baixo custo em área do dispositivo.
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