Với sự phát triển của công nghệ vi mạch tích hợp, số lượng lớn các thành phần xử lý có thể được tích hợp trên một vi mạch đơn. Điều này mang lại ưu điểm như giảm giá thành, kích thước thiết kế và công suất tiêu thụ. Các giải pháp tích hợp hỗ trợ các kết nối đa điểm cho các lõi nhằm chuẩn hóa khả năng truyền dữ liệu. Để tạo kết nối trên các hệ thống đa lõi, một số thiết kế bus phổ biến như CoreConnect, AMBA, SiliconBackplane, và Wishbone đã được phát triển. Kiến trúc Wishbone là một phương pháp liên kết các lõi mang lại hiệu quả cao vì hỗ trợ nhiều dạng kết nối và các giao diện dùng chung cho các lõi làm chuẩn hóa và giúp giảm thiểu được vấn đề về khả năng tích hợp của hệ thống. Nhằm có thể kiểm chứng hiệu quả của kiến trúc Wishbone trong thiết kế SoC, nghiên cứu này đã thực thi, phân tích hoạt động và đánh giá hiệu năng một thiết kế SoC hoàn chỉnh ứng dụng kết nối Wishbone với phương pháp mô phỏng dạng sóng cũng như thực nghiệm trên phần cứng FPGA. Các kết quả mô phỏng và thực thi cho thấy rằng kiến trúc Wishbone có thiết kế đơn giản, yêu cầu một lượng tài nguyên phần cứng ít và phù hợp và có khả năng mở rộng liên kết dành cho các thiết kế đa lõi.