In this paper we present a comparison of two methods to control the reading frequency of a First In First Out (FIFO) memory. The first method is based on the monitoring of its filling level and the other uses the synthesis of the writing frequency to generate and control the reading frequency. These control systems are used in data communication protocol justification architecture for tributary signal demapping.
Resumo-Devido a fatores como o crescente número de dispositivos conectados à internet, o núcleo das redes de comunicação óptica vem sofrendo grande aumento de tráfego. Portanto, estudar alternativas que concedam mais capacidade e robustez a essas redes, incluindo códigos corretores de erro aprimorados, torna-se fundamental. Este artigo apresenta dados da implementação em FPGA (Field-Programmable Gate Array) de um código BCH derivado do proposto no Anexo I.9 da Recomendação do ITU-T G.975.1 [1]. Tal código se vale de um aumento de redundância (paridade) e da reorganização das estruturas de quadro para produzir um ganho de codificação superior ao do código original.
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