Unifying Spatial Accelerator Compilation With Idiomatic and Modular Transformations

Weng, Jian; Liu, Sihao; Kupsh, Dylan; Nowatzki, Tony

doi:10.1109/mm.2022.3189976

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“…Entretanto, todas as técnicas apresentam limitac ¸ões de escalabilidade e tempo de compilac ¸ão para grafos com poucas dezenas de operac ¸ões. As soluc ¸ões mais eficientes envolvem a implementac ¸ão das etapas separadas, onde a etapa de posicionamento é implementada com Simulated Annealing (SA) [Weng et al 2022, Murray et al 2020.…”

Section: Introduc ¸ãOunclassified

Simulated Annealing em Hardware com Múltiplas Threads em Pipeline para Posicionamento em CGRAs

Penha

Silva²,

Canesche³

et al. 2022

Anais Do XXIII Simpósio Em Sistemas Computacionais De Alto Desempenho (SSCAD 2022)

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O uso de aceleradores com paralelismo espacial, como os CGRAs, são soluções promissoras em desempenho e eficiência energética. O desempenho dos CGRAs dependem dos compiladores para explorar o paralelismo das aplicações, sendo o mapeamento da aplicação um dos grandes desafios. A primeira etapa deste processo é o posicionamento, cuja eficiência impacta diretamente nos passos seguintes que são o roteamento e o escalonamento. Este trabalho apresenta uma implementação em hardware, usando field-programmable gate arrays (FPGA), para o algoritmo Simulated Annealing (SA). Os resultados mostram uma aceleração de 7 a 30 vezes em relação ao estado da arte sem sacrificar a qualidade da solução, podendo ser de 70 a 300 vezes mais rápido com o uso de múltiplas unidades de posicionamento. O algoritmo foi implementado em pipeline com múltiplas threads para esconder a latência, onde uma iteração completa do SA executa em apenas dois ciclos de relógio do FPGA.

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