Thread Lock Section-Aware Scheduling on Asymmetric Single-ISA Multi-Core

Marković, Nikola; Nemirovsky, Daniel; Unsal, Osman S.; Valero, Mateo; Crista, Adrian

doi:10.1109/lca.2014.2357805

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“…The machine learning is frequently used to achieve better performance in systems with transactional memory [56]. The focus in [11]- [13] is on the fairness of scheduling. Formulas for calculating fairness based on time or execution progress on each type of core are presented.…”

Section: A Single-isa Asymmetric Multicorementioning

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“…The prior research in Single-ISA asymmetric multiprocessors proposed moving a thread to the right core to improve performance. This move is achievable on a fine-grain level by moving only a small part of the thread [2], [4]- [6] or a coarse-grain by moving the whole thread [7]- [13]. Usually the fine-grain thread migration is performed by hardware, while coarse-grain is performed by the OS scheduler.…”

Section: Introductionmentioning

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Migration in Hardware Transactional Memory on Asymmetric Multiprocessor

Sustran

Protić

2021

IEEE Access

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Section: A Single-isa Asymmetric Multicorementioning

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Section: Introductionmentioning

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Migration in Hardware Transactional Memory on Asymmetric Multiprocessor

Sustran

Protić

2021

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“…First, we propose the kernel-to-user-mode transition-aware hardware scheduling (KUTHS) policy, which extends our previous policy 9 to apply to larger many-core systems and systems in which the last-level caches (LLCs) are private to the group of cores. KUTHS was influenced by the fairness-aware scheduling and bottleneck identification techniques, and thereby aims at reducing thread serialization and improving parallel thread performance.…”

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Kernel-to-User-Mode Transition-Aware Hardware Scheduling

et al. 2015

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“…Otros autores han propuesto soporte específico para acelerar la ejecución de aplicaciones multi-hilo sobre AMPs [3,32,54,26,27,39,25]. La mayoría de estas propuestas utilizan los cores rápidos para acelerar fases secuenciales de ejecución y otros cuellos de botella presentes en las aplicaciones paralelas, empleando distintas técnicas software [3,54] o hardware [26,27,39]. Algunas de estas propuestas explotan la interacción del SO con elruntime system, que se ejecuta en modo usuario [32,54].…”

Section: Soporte Para Aplicaciones Multi-hilounclassified

“…Más recientemente, los mismos autores propusieron UBA [27], un mecanismo que extiende BIS e incluye soporte para la aceleración de hilos rezagados (lagging threads) es decir, hilos que tardan más en ejecutar que otros a causa del desbalance de carga u otros aspectos microarquitectónicos como por ejemplo fallos de caché. En [39], los autores proponen el algoritmo de planificación Thread Lock Section Scheduler (TLSS), una técnica de hardware que identifica cuellos de botella de aplicaciones multi-hilo. En comparación con BIS y UBA, TLSS no requiere extensiones ISA y requiere muchas menos extensiones del hardware.…”

Section: Soporte Para Aplicaciones Multi-hilounclassified

Optimización de rendimiento, justicia y consumo energético en sistemas multicore asimétricos mediante planificación

Pousa¹

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Los procesadores multicore asimétricos o AMPs (AsymmetricMulticore Processors) constituyen una alternativa de bajo consumo energético a los procesadores multicore convencionales, que están formados por cores idénticos. Los AMPs integran cores rápidos y complejos de alto rendimiento, y cores más simples de bajo consumo, que ofrecen menores prestaciones. Investigaciones previas han demostrado que los AMPs ofrecen numerosos beneficios frente a los multicores convencionales, pero también plantean importantes desafíos para el software de sistema. Gran parte de las optimizaciones del software de sistema propuestas para AMPs se han realizado a nivel de sistema operativo (SO), principalmente mediante la inclusión de algoritmos de planificación conscientes de la asimetría en la plataforma. Una ventaja de esta aproximación es el hecho de que las aplicaciones no requieren modificaciones para explotar de forma efectiva los beneficios de los AMPs. La mayor parte de los algoritmos de planificación existentes para AMPs intentan optimizar el rendimiento global. Sin embargo, estos algoritmos degradan otros aspectos críticos como la justicia o la eficiencia energética de la plataforma. Además, dada su naturaleza, resulta complejo extender estas estrategias para soportar prioridades de usuario. El principal objetivo de esta tesis doctoral es superar estas limitaciones, mediante el diseño de estrategias de planificación más flexibles para AMPs. Asimismo, en esta tesis realizamos diversos estudios que muestran el impacto que la optimización de una métrica tiene en otras. Para mejorar el rendimiento global, la justicia o la eficiencia energética en AMPs, el planificador debe tener en cuenta el beneficio que cada aplicación alcanza al usar los distintos tipos de cores en un AMP. Se ha demostrado que no todos los hilos en ejecución de una carga de trabajo obtienen siempre el mismo beneficio relativo (speedup factor – SF) al usar un core de alto rendimiento frente a uno de bajo consumo. Tener en cuenta esta diversidad de SFs a la hora de distribuir los cores entre aplicaciones es clave para optimizar los distintos objetivos. Para esto, el SO debe determinar de forma efectiva el SF de cada hilo en tiempo de ejecución. Para hacer frente a este desafío, en esta tesis proponemos una metodología general para construir modelos de estimación de SF precisos basados en el uso de contadores hardware. La mayoría de los algoritmos de planificación existentes para AMPs, han sido evaluados empleando simuladores o plataformas asimétricas emuladas. Muchas de estas estrategias se han evaluado utilizando prototipos de planificadores en modo usuario. Por el contrario, en esta tesis doctoral, evaluamos los algoritmos propuestos en un entorno más realista: empleando implementaciones de los algoritmos en el kernel de SOs reales (OpenSolaris y GNU/Linux) y sobre hardwaremulticore asimétrico real.

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Thread Lock Section-Aware Scheduling on Asymmetric Single-ISA Multi-Core

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