Temperature and Voltage Aware Timing Analysis: Application to Voltage Drops

Lasbouygues,; Wilson, F. F.; Azemard,; Maurine,

doi:10.1109/date.2007.364426

Cited by 13 publications

(4 citation statements)

References 17 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…Graph-based techniques use toggle rates and statistical methods to find critical paths [11] [30]. Other attempts to incorporate voltage drop [31] by annotating precalculated voltages on STA or considers supply voltage as a global variable [32]. They lead to better results and miss the dynamically generated effects of the simulation and their interdependence, which are highly input pattern dependent.…”

Section: Related Workmentioning

confidence: 99%

VASTA: A Wide Voltage Statistical Timing Analysis Tool Based on Variation-Aware Cell Delay Models

Jin

Ling

et al. 2020

IEEE Access

View full text Add to dashboard Cite

In the advanced technology nodes, process parameter variations are increasingly resulting in unpredictable device behavior. The issue is even aggravated by low power requirements which stretches the transistor operation into near-threshold regime. Despite device simulation gives precise results, it is time-consuming for static timing analysis and dynamic timing analysis. In this paper, we propose VASTA, a statistical timing analysis tool based on the variation-aware standard cell library. The tool efficiently supports statistical static timing analysis (SSTA) and statistical dynamic timing analysis (SDTA). The standard cell library models delay under operating environment effects by using quadratic regressions and multivariate adaptive regression splines. VASTA works on industry formats (.v and .sdc) and is designed to run in parallel during both SSTA and SDTA. The statistical cell library is built and verified using SMIC 40 nm and 28 nm PDK. The mean and standard deviation errors of cell delay models are 2.77% and 1.68% compared with SPICE simulation results under 10k Monte Carlo samples. The SSTA and SDTA are tested with ISCAS85, ISCAS89, and EPFL benchmark suites. The average mean and standard deviation errors of SSTA are 4.01% and 2.03%, which are similar to SDTA. Meanwhile, our SDTA is 17.7 times faster than traditional corner-based dynamic timing analysis which relies on generating .vcd cell activity files.INDEX TERMS Delay model, dynamic analysis, process variation, statistical static timing analysis, voltage scaling.

show abstract

Section: Related Workmentioning

confidence: 99%

VASTA: A Wide Voltage Statistical Timing Analysis Tool Based on Variation-Aware Cell Delay Models

Jin

Ling

et al. 2020

IEEE Access

View full text Add to dashboard Cite

show abstract

“…A simple model for calculating transistor sizes of an asynchronous control circuits with circular paths is shown in [4]. Reference [5] introduces an extension of the variation is introduced in [6] and its application to FPGA interconnect driver sizing is well discussed in [7]. Logical Effort Model has shortcomings in designing a path for minimum area or power under a fixed-delay constraint [8].…”

Section: Introduction 1)mentioning

confidence: 99%

On a Logical Path Design for Optimizing Power-delay under a Fixed-delay Constraint

Lee¹,

Chang²

2010

The KIPS Transactions:PartA

View full text Add to dashboard Cite

Logical Effort is a simple hand-calculated method that measures quick delay estimation. It has the advantage of reducing the design cycle time. However, it has shortcomings in designing a path for minimum area or power under a fixed-delay constraint. In this paper, we propose an equal delay model and, based on this, a method of optimizing power-delay efficiency in a logical path. We simulate three designs of an eight-input AND gate using our technique. Our results show about 40% greater efficiency in power dissipation than those of Logical Effort method.

show abstract

“…Attempts to incorporate voltage drop [17] by annotating pre-calculated voltages (aiming to find a global time window of operation for each cell) on Static Timing Analysis or even attempts that consider Supply Voltage as a global variable [18], leading to better results, miss once again all the dynamically generated effects of the simulation and their interdependence, which are highly input pattern dependent.…”

Section: Voltage-drop Aware Static Timing Analysis 721 Related Workmentioning

confidence: 99%

“…Figure18 Sample space S and shift of its maximal points towards the expected position of the maximal points of the excitation space D.…”

mentioning

confidence: 99%

Timing analysis and power integrity of integrated circuits in technologies below 60nm

Tsiampas¹,

Τσιαμπάς²

View full text Add to dashboard Cite

Η τεχνολογία συνεχίζει να εξελίσσεται, μειώνοντας τα μεγέθη των τρανζίστορ αποσκοπώντας και στη μείωση των ονομαστικών τάσεων τροφοδοσίας ως τον ευκολότερο τρόπο μείωσης του αποτυπώματος ισχύος. Ταυτόχρονα, οι σύγχρονες deep submicron τεχνολογίες, έχουν σταματήσει να ακολουθούνε το νόμο του Moore αναφορικά με τα όρια τάσης, μειώνοντας το περιθώριο κανονικής λειτουργίας για κάθε device στα ολοκληρωμένα κυκλώματα. Επιπλέον, η μείωση των μεγεθών των τρανζίστορ οδηγεί σε αναλογική αύξηση της αντοχής των μεταλλικών στρωμάτων, ειδικά στις χαμηλότερες στρώσεις μετάλλων. Η βιομηχανία κινείται σταδιακά προς την κατεύθυνση της παραγωγής κυκλωμάτων Multi-core, Multi-die και Multi-GHz, γεγονός που συνεπάγεται μεγαλύτερα ολοκληρωμένα κυκλώματα, που λειτουργούν σε ακόμη υψηλότερες συχνότητες. Το μέγεθος των σύγχρονων ολοκληρωμένων κυκλωμάτων, τόσο από την άποψη του αριθμού των στοιχείων όσο και του μεγέθους του δικτύου διανομής ισχύος, καθώς και η ταυτόχρονη λογική μετάβαση των devices σε υψηλές συχνότητες (με μεγαλύτερη ταχύτητα) και η μεγαλύτερη αντίσταση του δικτύου παροχής ηλεκτρικού ρεύματος επιδεινώνουν τον θόρυβο τροφοδοσίας (πτώση τάσης) κατά τη λειτουργία του ολοκληρωμένου κυκλώματος. Το φαινόμενο της πτώσης τάσης είναι πλέον το σημαντικότερο πρόβλημα, δημιουργόντας πάντα στους σχεδιαστές μια αμφιβολία για το εάν η τάση που φτάνει στα λογικά κελιά είναι αρκετή για να είναι τα καταστήσει λειτουργικά. Μικρές αλλαγές στην τάση τροφοδοσίας μπορούν να προκαλέσουν εκθετικές αλλαγές στις καθυστερήσεις των πυλών, οι οποίες μπορεί να προκαλέσουν προβλήματα χρονισμού, εκτός εάν υπάρξει μια μεθοδολογία που να μπορεί να γνωρίζει και να χρησιμοποιεί την ακριβή τάση πανω απο καθε device του ολοκληρωμένου κατα τη διάρκεια της ανάλυσης χρονισμού. Η σύνδεση του φαινομένου της πτώσης τάσης και του στατικού χρόνου καθίσταται απαραίτητη. Ακόμη και τα χειρότερα μονοπάτια που προκύπτουν πραγματοποιώντας μια Στατική Ανάλυση Χρόνου μπορεί να είναι πολύ ευαίσθητα στις διακυμάνσεις τάσης, επομένως μπορεί να υπάρχει κάποιος συνδιασμός διανυσμάτων εισόδου για προσομοίωση το οποίο θα προκαλέσει παραβίαση του χρονισμού. Στον χώρο του EDA, οι αναλύσεις πάντα στοχεύουν στις χειρότερες συνθήκες. Η ανάλυση Ακεραιότητας Ισχύος απαιτεί την δημιουργία δραστηριότητας στο υπο δοκιμή ολοκληρωμένο κύκλωμα, κάτι το οποίο προέρχεται είτε από vectorless μεθόδους είτε από vector driven, προκειμένου να εντοπιστεί η χειρότερη περίπτωση πτώσης τάσης και μέγιστης κατανάλωσης ενέργειας. Από την άλλη πλευρά, η παραδοσιακή Ανάλυση Χρόνισμού δεν καταφέρνει να συμπεριλάβει το φαινόμενο της πτώσης τάσης χωρίς να παράξει πολυ πεσιμιστικά αποτελέσματα. Λαμβάνοντας υπόψην την πολυπλοκότητα των σύγχρονων ολοκληρωμένων, τον αριθμό όλων των δυνατών εισόδων και τις αλληλεπιδράσεις που λαμβάνουν χώρα κατά τη διάρκεια της προσομοίωσης, είναι πρακτικά αδύνατο να βρεθεί ο συνδιασμός εισόδων, ο οποίος να οδηγήσει στη χειρότερη πτώσης τάσης και συνεπώς στη χειρότερη καθυστέρηση του ολοκληρωμένου, συνιστώντας ένα πρόβλημα που δεν μπορεί να επιλυθεί αναλυτικά.Στη παρούσα διατριβή παρουσιάζονται καινοτόμες μεθοδολογίες τόσο για την Ανάλυση Ακεραιότητας Ισχύος όσο και για την Ανάλυση Χρόνισμου των σύγχρονων Ολοκληρωμένων Κυκλωμάτων σε τεχνολογίες πολύ μικρών διαστάσεων. Οι μεθοδολογίες που παρουσιάζοντια συμμορφώνονται με όλα τα βιομηχανικά πρότυπα (μορφές αρχείων και εργαλεία). Η ανάλυση ακεραιότητας ισχύος αποτελείται από έναν πολύ γρήγορο και εξαιρετικά ακριβή προσομοιωτή με δυνατότητα προσομοίωσης του δικτύου τροφοδοσίας, αντιμετωπίζοντας το πρόβλημα των άρρηκτα συνδεδεμένων επιπτώσεων της πτώσης τάσης στο χρονισμό, κατά τη λειτουργία του ολοκληρωμένου κυκλώματος. Η μεθοδολογία υπολογίζει επίσης τη χειρότερη τάση τροφοδοσίας για όλα τα devices. Οι προτεινόμενες μεθοδολογίες ανάλυσης χρονισμού έχουν αποδειχθεί πολύ πιο ακριβείς σε σχέση με τις υφιστάμενες μεθοδολογίες στο χώρο, εισάγοντας τη στατιστική Δυναμική Ανάλυση Χρόνου με βάση τα αποτελέσματα της προτεινόμενης μεθοδολογίας Ανάλυσης Ισχύος. Για τα τμήματα στατιστικών εκτιμήσεων των μεθοδολογιών, χρησιμοποιήθηκε ένας ισχυρός μηχανισμός στατιστικής πρόβλεψης σε δύο υλοποιήσεις λογισμικού.

show abstract

Temperature and Voltage Aware Timing Analysis: Application to Voltage Drops

Cited by 13 publications

References 17 publications

VASTA: A Wide Voltage Statistical Timing Analysis Tool Based on Variation-Aware Cell Delay Models

VASTA: A Wide Voltage Statistical Timing Analysis Tool Based on Variation-Aware Cell Delay Models

On a Logical Path Design for Optimizing Power-delay under a Fixed-delay Constraint

Timing analysis and power integrity of integrated circuits in technologies below 60nm

Contact Info

Product

Resources

About