Synthesis and Optimization of Pipelined Packet Processors

Abstract

Abstract-We consider pipelined architectures of packet processors consisting of a sequence of simple packet-processing modules interconnected by first-in first-out buffers. We propose a new model for describing their function, an automated synthesis technique that generates efficient hardware for them, and an algorithm for computing minimum buffer sizes that allow such pipelines to achieve their maximum throughput. Our functional model provides a level of abstraction familiar to a network protocol designer; in particular, it does not require knowledge of register-transfer-level hardware design. Our synthesis tool implements the specified function in a sequential circuit that processes packet data a word at a time. Finally, our analysis technique computes the maximum throughput possible from the modules and then determines the smallest buffers that can achieve it. Experimental results conducted on industrial-strength examples suggest that our techniques are practical. Our synthesis algorithm can generate circuits that achieve 40 Gb/s on field-programmable gate arrays, equal to state-of-the-art manual implementations, and our buffer-sizing algorithm has a practically short runtime. Together, our techniques make it easier to quickly develop and deploy high-speed network switches.

Diseño de Circuitos Digitales a Nivel de Registro empleando Diagramas ASM++

“…Estos textos no siguen una notación consistente (Soviani et al, 2009), pero han de ser tenidos en cuenta durante la posterior codificación manual del circuito.…”

“…Desde entonces estos diagramas han sido ampliamente utilizados por diseñadores y docentes (Gajski, 1997;Roth, 2004;Pollán, 2008), aunque apenas han evolucionado: su primer uso se limitaba prácticamente a diseñar unidades de control (Brown, 1981;Baranov, 1997;Nixon, 1997;Bahill et al, 1998;Rizzi et al, 2007), más adelante han ido incorporando elementos más propios de la parte operativa de los circuitos (David y Bergeron, 2004), y finalmente se han aplicado como ayuda para desarrollar y documentar circuitos completos de elevada complejidad (Örs et al, 2003;Jang et al, 2006;Arnold y Vouzis, 2007;Soviani et al, 2009). De todas formas, hasta ahora sólo se han utilizado estos diagramas como una forma de materializar ideas, como una representación gráfica del comportamiento de los circuitos que, en todo caso, habría que diseñar manualmente empleando un esquema o un lenguaje de descripción de circuitos (HDL) (Chang, 1996).…”