Single event upset mitigation in low power SRAM design

Abstract

Abstract-Technology advancements in recent years have led to an increase in the employment of integrated circuits in space applications. However, these applications operate in a highly radiated environment, causing a high probability of single event upsets (SEU). Continuous transistor scaling exacerbates the situation, as susceptibility to SEUs is increased in advanced process technologies. The most vulnerable of these circuits are memory arrays that cover large areas of the silicon die and often store critical data. Accordingly, maintaining data integrity in light of SEUs has become an integral aspect of memory cell design. This paper introduces recently proposed methods for mitigating SEUs, and reviews the advantages and disadvantages of leading memory radiation hardening solutions. A brief comparison of radiation hardened bitcells is provided, based on Monte Carlo simulations in a 65 nm CMOS process under slightly scaled supply voltages.

Влияние Процесса Образования Единичного Кластера Радиационных Дефектов На Переключение Состояния Транзисторной Ячейки Памяти

“…В последнее время опубликован ряд работ, посвященных моделированию сбоеустойчивости статических ячеек памяти, изготовленных по современным технологическим процессам, при радиационном воздействии. В работах [4,5] с помощью численного моделирования исследовано влияние космического излучения на ячейку статической памяти, выполненную на 65 нм КМОП транзисторах. В работе [6] проведено моделирование реакции 22 нм ячейки памяти на воздействие тяжелых ядерных частиц (ТЗЧ).…”

“…Общим для вышеперечисленных работ механизмом сбоев является попадание ОЯЧ в закрытый транзистор ячейки памяти, его несанкционированное открывание за счет переходных ионизационных процессов, протекающих в нем, и последующее переключение ячейки памяти. В работе [11] впервые был предложен другой механизм возникновения сбоя ячейки статической памяти, который обусловлен процессом образования разупорядоченной области, а не процессом генерации неравновесных носителей заряда, который в настоящее время хорошо изучен для транзисторов, выполненных по современным проектным нормам [4][5][6]. При формировании кластера радиационных дефектов в канале транзистора возможно возникновение ситуации, когда его проводимость за счет дополнительного рассеяния подвижных носителей заряда на образующихся радиационных дефектах опустится ниже критического значения, которое определяет границу между открытым и закрытым состояниями.…”

Однофотонное излучение InGaAs-квантовой точки, выращенной на подложке (111)B GaAs

“…В последнее время опубликован ряд работ, посвященных моделированию сбоеустойчивости статических ячеек памяти, изготовленных по современным технологическим процессам, при радиационном воздействии. В работах [4,5] с помощью численного моделирования исследовано влияние космического излучения на ячейку статической памяти, выполненную на 65 нм КМОП транзисторах. В работе [6] проведено моделирование реакции 22 нм ячейки памяти на воздействие тяжелых ядерных частиц (ТЗЧ).…”

Low-Power SRAM Cell and Array Structure in Aerospace Applications: Single-Event Upset Impact Analysis

“…Aside from RHBD cells, RHPD is offered, which is based on the polarity upset mechanism of NMOS transistors' single-event transient voltage [6][7][8]. A 12T RHPD SRAM cell [5] is also employed to boost the reliability and speed of space applications. The parasitic bipolar ampli cation of the PMOS transistor is higher than that of the NMOS transistor.…”

“…Figure8depicts the planned RHPD-12T memory cell. The RHPD-12T cell[5] is made up of two PMOS transistors and ten nMOS transistors. Pull-up transistors (N1, N2, P1, and P2) have W/L values of 80/45 nm, whereas drive transistors (N3, N4, N5, and N6) have W/L values of 280/45 nm.…”