On the Prediction of the Threshold Voltage Degradation in CMOS Technology Due to Bias-Temperature Instability

Campos-Cruz, Alejandro; Espinosa-Flores-Verdad, G.; Torres‐Jácome, A.; Tlelo‐Cuautle, Esteban

doi:10.3390/electronics7120427

Cited by 8 publications

(4 citation statements)

References 21 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…Reliability has always been one of the major concerns for the VLSI industry, especially in recent years, as there were various challenges with the continuous shrinking of the integration technology [1]. Radiation-induced hazards occupy a central place in the range of reliability issues of Integrated Circuits (ICs).…”

Section: Introductionmentioning

confidence: 99%

SET Pulse Characterization and SER Estimation in Combinational Logic with Placement and Multiple Transient Faults Considerations

et al. 2020

View full text Add to dashboard Cite

Integrated circuit susceptibility to radiation-induced faults remains a major reliability concern. The continuous downscaling of device feature size and the reduction in supply voltage in CMOS technology tend to worsen the problem. Thus, the evaluation of Soft Error Rate (SER) in the presence of multiple transient faults is necessary, since it remains an open research field. In this work, a Monte-Carlo simulation-based methodology is presented taking into consideration the masking mechanisms and placement information. The proposed SER estimation tool exploits the results of a Single Event Transient (SET) pulse characterization process with HSPICE to obtain an accurate assessment of circuit vulnerability to radiation. A new metric, called Glitch Latching Probability, which represents the impact of the masking effects on a SET, is introduced to identify gate sensitivity and, finally, experimental results on a set of ISCAS’ 89 benchmarks are presented.

show abstract

Section: Introductionmentioning

confidence: 99%

SET Pulse Characterization and SER Estimation in Combinational Logic with Placement and Multiple Transient Faults Considerations

et al. 2020

View full text Add to dashboard Cite

show abstract

“…Based on the analysis of the aging process for each link, a topology synthesis solution is generated that optimizes the lifetime and average latency of the NoC. Numerous studies have analyzed the NoC aging process [20][21][22][23][24][25]. This includes studying the threshold voltage shift model by NBTI and HCI and the wire resistance shift model by electromigration, which are the leading causes of NoC aging.…”

mentioning

confidence: 99%

Aging-Resilient Topology Synthesis of Heterogeneous Manycore Network-On-Chip Using Genetic Algorithm with Flexible Number of Routers

2019

View full text Add to dashboard Cite

As semiconductor processes enter the nanoscale, system-on-chip (SoC) interconnects suffer from link aging owing to negative bias temperature instability (NBTI), hot carrier injection (HCI), and electromigration. In network-on-chip (NoC) for heterogeneous manycore systems, there is a difference in the aging speed of links depending on the location and utilization of resources. In this paper, we propose a heterogeneous manycore NoC topology synthesis that predicts the aging effect of each link and deploys routers and error correction code (ECC) logic. Aging-aware ECC logic is added to each link to achieve the same link lifetime with less area and latency than the Bose-Chaudhuri-Hocquenghem (BCH) logic. Moreover, based on the modified genetic algorithm, we search for a solution that minimizes the average latency while ensuring the link lifetime by changing the number of routers, location, and network connectivity. Simulation results demonstrate that the aging-aware topology synthesis reduces the average latency of the network by up to 26.68% compared with the aging analysis and the addition of ECC logic on the link after the topology synthesis. Furthermore, topology synthesis with aging-aware ECC logic reduces the maximum average latency by up to 39.49% compared with added BCH logic.improve NoC performance in heterogeneous manycore NoC designs. Existing schemes have applied a fixed number of routers in the chip. These methods make it possible to find a reasonable solution in NoC with a specific number of routers. However, in situations where the number of routers is not assigned, algorithms must be executed several times for different numbers of routers, which requires additional computation time.In contrast, due to the miniaturization of semiconductor processes, delay faults in communication data due to the aging of flip-flops and metal wires have become a significant concern in the SoC interconnect design [8][9][10]. In the nanoscale process, aging-induced delay faults occur mainly due to negative bias temperature instability (NBTI), hot carrier injection (HCI), and electromigration [11][12][13][14][15]. NBTI and HCI increase the threshold voltage of the transistors, and electromigration increases the resistance in metal wires, resulting in longer data transfer delay [8,9,15].Few studies have considered the aging effect in the high-level design of the on-chip interconnect, because it was treated as a low-level design problem. However, recent studies show that in the topology synthesis of heterogeneous manycore NoC, the aging process can be predicted based on the length and communication load of each link [14][15][16]. If the aging effect of each link is taken into consideration during the NoC topology synthesis, it is possible to reduce the performance degradation through the placement of interconnect modules and links. Moreover, this will aid in the recovery of aging resilience by correcting the error even if a delay fault occurs by using the error correction logic.The forward error correction, based on error cor...

show abstract

“…In this section, we present a variety of works related to the field of radiation-induced soft errors. As technology shrinks, the ICs complexity and low supply voltages have an impact on integrated circuits reliability and can lead to an increased number of failures [16]. Some of these circuits are parts of medical, military, or space applications utilized for significant purposes.…”

Section: Related Workmentioning

confidence: 99%

“…In other words, Table 7. 16 shows how many particles hits affected only a single gate(SETs), multiple gates (SEMTs), and the number of strikes, which have not an impact on each circuit. The percentage of MTFs presented in Table 7.15 (Percentage) is considerably more elevated on 15nm technology, affecting the process evaluation and increasing the probability of SER.…”

Section: Overall Sermentioning

confidence: 99%

Models and algorithms for Soft Error Rate estimation in ICs

Paliaroutis¹,

Παλιαρούτης²

View full text Add to dashboard Cite

Στις σύγχρονες τεχνολογίες που χρησιμοποιούνται για τον σχεδιασμό ολοκληρωμένων κυκλωμάτων, οι διαταραχές που χαρακτηρίζονται ως Soft Errors που προκαλούνται από εξωτερικούς παράγοντες, όπως η ακτινοβολία και τα σωματίδια α αποτελούν σημαντική απειλή για την αξιοπιστία των κυκλωμάτων. Μέχρι στιγμής, μια πληθώρα μελετών επικεντρώθηκε στην ανάλυση της επίδρασης των Soft Errors σε στοιχεία μνήμης όπως τα flip-flops, τις DRAMs και τις SRAMs. Από την άλλη πλευρά, η προστασία του συνδυαστικού μέρους των ολοκληρωμένων κυκλωμάτων (λογικές πύλες) από τους εξωτερικούς παράγοντες έχει ακόμη αρκετά μειονεκτήματα. Για το λόγο αυτό, η αξιολόγηση της ευαισθησίας των συστημάτων στα Soft Errors από ένα αξιόπιστο και γρήγορο εργαλείο θα ωφελούσε σημαντικά την επιστημονική κοινότητα.Η συνεχής μείωση του μεγέθους των τρανζίστορ όπως επίσης και η μείωση της τάσης τροφοδοσίας τείνουν να επιδεινώσουν το προαναφερθέν σοβαρό πρόβλημα που σχετίζεται με την ύπαρξη σφαλμάτων. Πολλές μεθοδολογίες έχουν προσπαθήσει να μοντελοποιήσουν και να προσομοιώσουν τις διαταραχές που προκαλούνται. Ωστόσο, ορισμένα από αυτά τα εργαλεία δεν είναι αρκετά ακριβή, καθώς προσομοιώνουν παροδικά τα σφάλματα χωρίς να λαμβάνουν υπόψη όλες τις κατάλληλες παραμέτρους ενώ επίσης άλλες μεθοδολογίες δεν είναι αρκετά γρήγορες. Συνεπώς, η συγκεκριμένη διατριβή περιγράφει έναν γρήγορο και αξιόπιστο προσομοιωτή βασισμένο σε μια μεθοδολογία που εστιάζει στην μοντελοποίηση της εμφάνισης και της διάδοσης των δυσλειτουργιών στο επίπεδο των λογικών πυλών κάθε κυκλώματος. Συνεπώς, η ανθεκτικότητα των ολοκληρωμένων κυκλωμάτων αξιολογείτε υπολογίζοντας το Soft Error Rate (SER). Επιπλέον, η πιθανότητα ύπαρξης πολλαπλών σφαλμάτων, είναι απαραίτητη και αποτελεί βασική πτυχή της συγκεκριμένης μεθοδολογίας. Το συγκεκριμένο εργαλείο που παρουσιάζεται αναπτύχθηκε βασιζόμενο στην τεχνική των Monte-Carlo προσομοιώσεων, στην μοντελοποίηση των μηχανισμών που αποτρέπουν την διάδοση των σφαλμάτων (logical, electrical και timing masking) και την χρησιμοποίηση της χωρικής διάταξης των λογικών πυλών του κάθε κυκλώματος. Τα κυκλώματα στα οποία εφαρμόσαμε την προτεινόμενη μεθοδολογία είναι τα ISCAS '89 τα οποία σχεδιάστηκαν χρησιμοποιώντας δύο διαφορετικές τεχνολογίες. Επιπλέον, το SER υπολογίζεται λαμβάνοντας υπόψη ορισμένους σημαντικούς παράγοντες, όπως η εύρεση των ευαίσθητων περιοχών κάθε πύλης, η πιθανότητα οι παλμοί που σχετίζονται με το ίδιο σφάλμα να συγκλίνουν στην ίδια πύλη από διαφορετικά μονοπάτια παρόμοιες χρονικές στιγμές και τα μοντέλα RC, καθώς έχουν κρίσιμο αντίκτυπο στην προτεινόμενη ανάλυση. Ο συγκεκριμένος παράγοντας υπολογίζεται τόσο ως πιθανότητα αλλά και σε FIT (failure in time) που ισοδυναμεί με τον αριθμό των βλαβών που προκαλούνται ανά ένα δισεκατομμύριο ώρες. Ο χρόνος εκτέλεσης των πειραμάτων για τα συγκεκριμένα κυκλώματα είναι αρκετά ικανοποιητικός κάτι το οποίο επιτεύχθηκε κάνοντας χρήση και ενσωματώνοντας την τεχνική του παράλληλου προγραμματισμού στην συγκεκριμένη μεθοδολογία. Τέλος, τα εργαλεία Synopsys Sentaurus TCAD και Synοpsys HSPICE χρησιμοποιούνται για τον χαρακτηρισμό των δυσλειτουργιών και την επαλήθευση των αποτελεσμάτων που λαμβάνονται από το προτεινόμενο εργαλείο.

show abstract

On the Prediction of the Threshold Voltage Degradation in CMOS Technology Due to Bias-Temperature Instability

Cited by 8 publications

References 21 publications

SET Pulse Characterization and SER Estimation in Combinational Logic with Placement and Multiple Transient Faults Considerations

SET Pulse Characterization and SER Estimation in Combinational Logic with Placement and Multiple Transient Faults Considerations

Aging-Resilient Topology Synthesis of Heterogeneous Manycore Network-On-Chip Using Genetic Algorithm with Flexible Number of Routers

Models and algorithms for Soft Error Rate estimation in ICs

Contact Info

Product

Resources

About