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Computing technology has witnessed an inimitable progress in the last decades which is the result of CMOS technology scaling commensurate with Moore's law. Transistor feature sizes have shrunk to half at each generation, and consequently the number of transistors per chip has doubled each two years. However, power-density problems and the difficulty of eking out more performance from complex out of order single core architectures forced the processor manufacturers to introduce chip multiprocessors (CMP) as a solution. Each processor core in these CMPs was relatively simpler, and the increased number of cores provided increased total performance with decreased power-density. However, the same problems of energy-efficiency wall and performance wall have resurfaced with further scaling; exacerbate by the problem of reliability. This motivates researchers to find effective solutions on a wide variety of aspects such as architecture and circuit levels to mitigate these problems. In this thesis, we cope with these issues and concern about unwelcome problems and struggle with them in circuit level. To satisfy the power consumption problem, computer architects have focused on designs that integrate several processing cores on a single chip but at the cost of more complexity in programming applications in a parallel fashion. This motivates us in this thesis to concern about hardware transactional memory, one of the state of the art mechanisms which provide acceptable parallel performance and simple parallel code. We propose a circuit solution of such hardware mechanism which attempts to simplify data versioning management, one of the key aspects in hardware transactional memory, and improves the performance considerably. In this thesis, we also deal with the power consumption in cache memories. Cache memories are known as critical components in nowadays processors especially from the energy consumption point of view. We propose two circuit designs which aim to reduce the power consumption of cache lines during cache access. Furthermore, we investigate another power reduction method which is very attractive in reducing the energy consumption: supply voltage scaling. However, in spite of its popularity, it increases the number of memory cell failures. Therefore, in this thesis we propose a cache memory design which is equipped with an effective circuit mechanism in order to be resilient to a large number of cell failures. Our proposed cache configures itself for different supply voltages from the nominal to the near threshold voltage levels and duplicates or triplicates each data line whenever higher reliability is required. In this thesis, we also attend to one of the emerging technologies called NEMs (Nano-Electro-Mechanical) switches and design a CAM (Content Addressable Memory) cell based on both NEM and CMOS technologies. As a use case, we leverage our proposed cell to design one of the most frequently accessed components of a microprocessor, first-level TLBs (Translation Lookaside Buffers) in order to extremely reduce the energy consumption per search/write operation, standby mode and also usage area. Las redes definidas por software (SDN) aparecen como soluci贸n a las limitaciones de las redes tradicionales. En SDN el control se extrae de los dispositivos del plano de datos y se centraliza a un nuevo dispositivo llamado controlador. La centralizaci贸n del control permite tener una visi贸n y gesti贸n global de la red, sin embargo el controlador se ha de dise帽ar con cuidado para que sea escalable. Normalmente, un controlador centralizado l贸gicamente se despliega sobre una infraestructura distribuida f铆sicamente, en parte haciendo uso de una base de datos que almacena el estado de la red. Las aplicaciones de control que se ejecutan sobre el controlador modifican este estado conforme a sus pol铆ticas de control o como reacci贸n a eventos en la red. En respuesta, el controlador programa el plano de datos para reflejar estos cambios en el estado. Las propuestas SDN existentes consideran arquitecturalmente el estado como parte del controlador. Esta tesis, sin embargo, defiende que el estado de la red puede ser un elemento por si mismo, separado del controlador. De la misma manera que originalmente SDN separ贸 el plano de control del plano de datos, esta tesis abre el camino para explorar la separaci贸n de estado y control. Esta separaci贸n conceptual hace posible escalar estado y control por separado y permite centrarse de manera individual en las funcionalidades y requerimientos de cada uno. Esto sirve de ayuda cuando el control tiene que ser as铆ncrono y/o cuando el control tiene que ser descentralizado. Para esos dos escenarios, esta tesis describe dos arquitecturas motivadas por casos de uso concretos. Por un lado, cuando los dispositivos del plano de datos no est谩n siempre disponibles, necesitan comunicarse con el controlador de manera as铆ncrona. Este escenario se da con dispositivos de red finales (m贸viles, routers dom茅sticos, etc) que se conectan transitoriamente a la red y/o cambian de conexi贸n con frecuencia. Este escenario dificulta que el controlador programe de manera pro-activa el estado en estos dispositivos. As铆 pues, para integrar estos dispositivos en despliegues SDN, esta tesis aboga porque el controlador almacene el estado en una base de datos independiente, separada del controlador, a la que los dispositivos acceden directamente para obtener el estado que necesiten cuando lo necesiten. Siguiendo esta idea, proponemos una arquitectura SDN para dispositivos finales basada en un controlador distribuido con una interfaz declarativa hacia las aplicaciones de control y en una base de datos con una interfaz sin conexi贸n y bajo demanda hacia el plano de datos. Por otro lado, la centralizaci贸n de SDN presenta varios desaf铆os m谩s all谩 de la escalabilidad del controlador. En concreto, la se帽alizaci贸n de control requerida introduce una latencia adicional y la agregaci贸n de la informaci贸n oculta los detalles locales. Esta centralizaci贸n resulta inadecuada cuando se necesita un control local preciso con m铆nima latencia. Este es el caso de la virtualizaci贸n de funciones de red (NFV) en redes de operadores. Para ese escenario esta tesis describe una arquitectura donde el estado permanece centralizado pero el control se descentraliza y mueve cerca del plano de datos. Se busca equilibrar la descentralizaci贸n de las redes tradicionales y la centralizaci贸n de SDN. En contraste con los despliegues SDN existentes, el control est谩 distribuido por la red pero federado y coordinado gracias a la base de datos central. En las dos arquitecturas descritas usamos el Protocolo de Separaci贸n de Localizaci贸n e Identidad (LISP) para el intercambio de estado, por tanto otra contribuci贸n de esta tesis es analizar LISP como protocolo SDN. En la segunda parte de esta tesis profundizamos en las implicaciones de desplegar SDN para nodos finales. Particularmente, analizamos LISP en entornos de movilidad junto con su problem谩tica en t茅rminos de privacidad y presentamos OpenOverlayRouter, un software para despliegues SDN basados en LISP.
Computing technology has witnessed an inimitable progress in the last decades which is the result of CMOS technology scaling commensurate with Moore's law. Transistor feature sizes have shrunk to half at each generation, and consequently the number of transistors per chip has doubled each two years. However, power-density problems and the difficulty of eking out more performance from complex out of order single core architectures forced the processor manufacturers to introduce chip multiprocessors (CMP) as a solution. Each processor core in these CMPs was relatively simpler, and the increased number of cores provided increased total performance with decreased power-density. However, the same problems of energy-efficiency wall and performance wall have resurfaced with further scaling; exacerbate by the problem of reliability. This motivates researchers to find effective solutions on a wide variety of aspects such as architecture and circuit levels to mitigate these problems. In this thesis, we cope with these issues and concern about unwelcome problems and struggle with them in circuit level. To satisfy the power consumption problem, computer architects have focused on designs that integrate several processing cores on a single chip but at the cost of more complexity in programming applications in a parallel fashion. This motivates us in this thesis to concern about hardware transactional memory, one of the state of the art mechanisms which provide acceptable parallel performance and simple parallel code. We propose a circuit solution of such hardware mechanism which attempts to simplify data versioning management, one of the key aspects in hardware transactional memory, and improves the performance considerably. In this thesis, we also deal with the power consumption in cache memories. Cache memories are known as critical components in nowadays processors especially from the energy consumption point of view. We propose two circuit designs which aim to reduce the power consumption of cache lines during cache access. Furthermore, we investigate another power reduction method which is very attractive in reducing the energy consumption: supply voltage scaling. However, in spite of its popularity, it increases the number of memory cell failures. Therefore, in this thesis we propose a cache memory design which is equipped with an effective circuit mechanism in order to be resilient to a large number of cell failures. Our proposed cache configures itself for different supply voltages from the nominal to the near threshold voltage levels and duplicates or triplicates each data line whenever higher reliability is required. In this thesis, we also attend to one of the emerging technologies called NEMs (Nano-Electro-Mechanical) switches and design a CAM (Content Addressable Memory) cell based on both NEM and CMOS technologies. As a use case, we leverage our proposed cell to design one of the most frequently accessed components of a microprocessor, first-level TLBs (Translation Lookaside Buffers) in order to extremely reduce the energy consumption per search/write operation, standby mode and also usage area. Las redes definidas por software (SDN) aparecen como soluci贸n a las limitaciones de las redes tradicionales. En SDN el control se extrae de los dispositivos del plano de datos y se centraliza a un nuevo dispositivo llamado controlador. La centralizaci贸n del control permite tener una visi贸n y gesti贸n global de la red, sin embargo el controlador se ha de dise帽ar con cuidado para que sea escalable. Normalmente, un controlador centralizado l贸gicamente se despliega sobre una infraestructura distribuida f铆sicamente, en parte haciendo uso de una base de datos que almacena el estado de la red. Las aplicaciones de control que se ejecutan sobre el controlador modifican este estado conforme a sus pol铆ticas de control o como reacci贸n a eventos en la red. En respuesta, el controlador programa el plano de datos para reflejar estos cambios en el estado. Las propuestas SDN existentes consideran arquitecturalmente el estado como parte del controlador. Esta tesis, sin embargo, defiende que el estado de la red puede ser un elemento por si mismo, separado del controlador. De la misma manera que originalmente SDN separ贸 el plano de control del plano de datos, esta tesis abre el camino para explorar la separaci贸n de estado y control. Esta separaci贸n conceptual hace posible escalar estado y control por separado y permite centrarse de manera individual en las funcionalidades y requerimientos de cada uno. Esto sirve de ayuda cuando el control tiene que ser as铆ncrono y/o cuando el control tiene que ser descentralizado. Para esos dos escenarios, esta tesis describe dos arquitecturas motivadas por casos de uso concretos. Por un lado, cuando los dispositivos del plano de datos no est谩n siempre disponibles, necesitan comunicarse con el controlador de manera as铆ncrona. Este escenario se da con dispositivos de red finales (m贸viles, routers dom茅sticos, etc) que se conectan transitoriamente a la red y/o cambian de conexi贸n con frecuencia. Este escenario dificulta que el controlador programe de manera pro-activa el estado en estos dispositivos. As铆 pues, para integrar estos dispositivos en despliegues SDN, esta tesis aboga porque el controlador almacene el estado en una base de datos independiente, separada del controlador, a la que los dispositivos acceden directamente para obtener el estado que necesiten cuando lo necesiten. Siguiendo esta idea, proponemos una arquitectura SDN para dispositivos finales basada en un controlador distribuido con una interfaz declarativa hacia las aplicaciones de control y en una base de datos con una interfaz sin conexi贸n y bajo demanda hacia el plano de datos. Por otro lado, la centralizaci贸n de SDN presenta varios desaf铆os m谩s all谩 de la escalabilidad del controlador. En concreto, la se帽alizaci贸n de control requerida introduce una latencia adicional y la agregaci贸n de la informaci贸n oculta los detalles locales. Esta centralizaci贸n resulta inadecuada cuando se necesita un control local preciso con m铆nima latencia. Este es el caso de la virtualizaci贸n de funciones de red (NFV) en redes de operadores. Para ese escenario esta tesis describe una arquitectura donde el estado permanece centralizado pero el control se descentraliza y mueve cerca del plano de datos. Se busca equilibrar la descentralizaci贸n de las redes tradicionales y la centralizaci贸n de SDN. En contraste con los despliegues SDN existentes, el control est谩 distribuido por la red pero federado y coordinado gracias a la base de datos central. En las dos arquitecturas descritas usamos el Protocolo de Separaci贸n de Localizaci贸n e Identidad (LISP) para el intercambio de estado, por tanto otra contribuci贸n de esta tesis es analizar LISP como protocolo SDN. En la segunda parte de esta tesis profundizamos en las implicaciones de desplegar SDN para nodos finales. Particularmente, analizamos LISP en entornos de movilidad junto con su problem谩tica en t茅rminos de privacidad y presentamos OpenOverlayRouter, un software para despliegues SDN basados en LISP.
Taking into account the increasing power issues arising due to scaling of feature size to nano scale regime, the design of a fixed-fixed beam geometry nano electromechanical (NEM) switch has been proposed here as a possible alternative for conventional complementary metal-oxide semiconductor (CMOS) based devices. Three dimensional (3D) finite element analysis (FEA) simulation tool CoventorWare2010 has been used for the entire designing part of the electrostatically actuated switch. The device characteristics like the pull-in voltage, switching time etc. depend not only on the switch architecture and geometry specifications but also on the material used for the beam. Different combinations of the design parameters (beam thickness and air-gap) and two different beam materials based NEM switch was considered for observing the variation in pull-in voltage and switching time. In addition, the FEA simulated results of the device characteristics have been compared with the data calculated using the theoretical expressions of the same.
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