Modeling Sub-90nm On-Chip Variation Using Monte Carlo Method for DFM

Huang, Jun-Fu; Vcy, Changm; Liu, S.; Doong, K.Y.-Y.; Chang, Keh-Jeng

doi:10.1109/aspdac.2007.357989

Cited by 18 publications

(3 citation statements)

References 5 publications

Supporting

Mentioning

Contrasting

Unclassified

Order By: Relevance

“…Besides, the width and thickness of interconnect wire, and the dielectric thickness are three major variable quantities [10][11]. In existing DSV and CSV models, the relationship between these quantities and surface random variables is not well taken care of.…”

Section: A Existing Geometric Variation Modelsmentioning

confidence: 99%

Parallel statistical capacitance extraction of on-chip interconnects with an improved geometric variation model

Yu¹,

Hu$^{²,

Zhang³

2011

16th Asia and South Pacific Design Automation Conference (ASP-DAC 2011)

View full text Add to dashboard Cite

-In this paper, a new geometric variation model, referred to as the improved continuous surface variation (ICSV) model, is proposed to accurately imitate the random variation of on-chip interconnects. In addition, a new statistical capacitance solver is implemented to incorporate the ICSV model, the HPC [5] and weighted PFA [6] techniques. The solver also employs a parallel computing technique to greatly improve its efficiency. Experiments show that on a typical 65nm-technology structure, ICSV model has significant advantage over other existing models, and the new solver is at least 10X faster than the MC simulation with 10000 samples. The parallel solver achieves 7X further speedup on an 8-core machine. We conclude this paper with several criteria to discuss the trade-off between different geometric models and statistical methods for different scenarios.1

show abstract

Section: A Existing Geometric Variation Modelsmentioning

confidence: 99%

Parallel statistical capacitance extraction of on-chip interconnects with an improved geometric variation model

Yu¹,

Hu$^{²,

Zhang³

2011

16th Asia and South Pacific Design Automation Conference (ASP-DAC 2011)

View full text Add to dashboard Cite

show abstract

“…Targeting on-chip parasitic modeling, SC3D provides node-based extractions (for nets partitioned into many subconductors), floating conductor modeling, and selected critical net and corner extractions for the growing importance of device parasitic research and optimization purposes [6] [7]. The FEM is adopted as the core numerical method of the solver engine because of its superior geometric and material modeling capability.…”

Section: Introductionmentioning

confidence: 99%

Accurate 3‐D capacitance extractions for advanced nanometer CMOS nodes

Chang¹,

Lee²,

Lee³

et al. 2015

2015 International Symposium on VLSI Technology, Systems and Applications

Self Cite

View full text Add to dashboard Cite

During the R&D of advanced nanometer CMOS technologies such as 20nm and beyond, we implemented in house 3 D capacitance extraction software to provide R&D engineers with an accurate modeling tool to optimize the complex 3 D nanometer dimensions and materials that may be used for competitive CMOS devices in terms of power consumption, performance, and area. Our extractor solves 3 D Laplace's equation and extracts capacitances and resistances targeting accurate on chip parasitic modeling. In essence, the numerical method we adopted features flexible grids for arbitrary shapes in nanometer CMOS devices. Robust and rigorous algorithms are described that allow the R&D engineers to monitor the convergence and specify the corresponding accuracy level based on the resource and allowed turnaround time.978-1-4799-7375-0/15/$31.00 ©2015 IEEE

show abstract

“…των ακραίων επιτρεπτών τιμών (corners) των παραμέτρων της χρησιμοποιούμενης τεχνολογίας, το κυριότερο μειονέκτημα της οποίας είναι η μειωμένη κατασκευαστική απόδοση. Εναλλακτικά, η προληπτική σχεδίαση αξιοποιεί στατιστικές μεθόδους[120] οι οποίες παρέχουν τις κατανομές πιθανότητας των παραμέτρων της τεχνολογίας που επιτρέπουν την εκτίμηση της κατασκευαστικής απόδοσης και, συνεπώς, τη βελτιστοποίηση της σχεδίασης.Μια συμπληρωματική αντιμετώπιση επικεντρώνεται στην κατάλληλη σχεδίαση της φυσικής τοπολογίας των κυκλωμάτων, ώστε να περιορίζονται οι ανομοιομορφίες των διατάξεων. Για το σκοπό αυτό υιοθετούνται μεθοδολογίες συμμε-τρικού φυσικού σχεδιασμού (layout), ή τοπολογιών κοινών κεντροειδών (common centroid)[114,121].2.…”

unclassified

Τεχνικές Ελέγχου Ορθής Λειτουργίας Και Διόρθωσης Επιδόσεων Τηλεπικοινωνιακών Ολοκληρωμένων Κυκλωμάτων Υψηλών Συχνοτήτων

Liaperdos¹,

Λιαπέρδος²

View full text Add to dashboard Cite

Στη διατριβή αυτή παρουσιάζονται τεχνικές ελέγχου ορθής λειτουργίας και διόρθωσης επιδόσεων κατάλληλες για αναλογικά ολοκληρωμένα κυκλώματα RF.Συγκεκριμένα στοιχεία που έχουν επίδραση στις επιδόσεις των κυκλωμάτων σχεδιάζονται ώστε να μπορούν να ρυθμίζονται ψηφιακά, παρέχοντας τη δυνατότητα μεταβολής των επιδόσεων γύρω από τις τιμές που αυτές εμφανίζουν αμέσως μετά τη διαδικασία κατασκευής, μέσω ενός συνόλου διακριτών καταστάσεων λειτουργίας. Ένα σύνολο βέλτιστα επιλεγμένων παρατηρήσιμων μεγεθών χρησιμοποιείται για την ανάπτυξη μοντέλων πρόγνωσης των χαρακτηριστικών επίδοσης σε κάθε κατάσταση λειτουργίας. Στη φάση του ελέγχου, λαμβάνονται μετρήσεις από ένα υποσύνολο των καταστάσεων του κυκλώματος. Η επεξεργασία των παρατηρήσιμων μεγεθών ελέγχου επιτρέπει την ανίχνευση ελαττωμάτων με την αξιοποίηση ενός διευρυμένου υπερσυνόλου των παρατηρήσιμων μεγεθών. Επιπλέον, οι προγνώσεις των επιδόσεων χρησιμοποιούνται για την εξέταση της συμμόρφωσης του κυκλώματος προς τις προδιαγραφές, καθώς και για τη διόρθωση της συμπεριφοράς του, με την εξαναγκασμένη μετάπτωσή του στην κατάσταση στην οποία όλα τα χαρακτηριστικά επίδοσης αποκαθίστανται σε αποδεκτές τιμές. Προκειμένου να αντιμετωπισθεί το πρόβλημα της προσβασιμότητας στα παρατηρήσιμα μεγέθη ελέγχου, προτείνεται ενσωματωμένη τεχνική συλλογής μετρήσεων συνεχών τάσεων, οι οποίες χρησιμεύουν στη διόρθωση των επιδόσεων μικτών RF. Οι μετρήσεις πραγματοποιούνται με τη βοήθεια ενός μετατροπέα αναλογικού σε ψηφιακό, ο οποίος αποτελείται από ταλαντωτή δακτυλίου και απαριθμητή. Προτείνεται, επιπλέον, μέθοδος για την ελαχιστοποίηση της αβεβαιότητας που υπεισέρχεται στο ίδιο το σύστημα μέτρησης, εξαιτίας κατασκευαστικών διακυμάνσεων και ανομοιομορφιών των διατάξεων.Διερευνάται, επίσης, η εφαρμογή αλγορίθμων επιλογής με σκοπό την μείωση του αριθμού των παρατηρήσιμων μεγεθών που απαιτούνται για τη διατήρηση ανεκτής ακρίβειας εναλλακτικού ελέγχου, μέσω μιας διαδικασίας βελτιστοποίησης η οποία οδηγεί σε μείωση του κόστους ελέγχου με τον περιορισμό της πολυπλοκότητας και της χρονικής διάρκειας διεξαγωγής του.Η αποδοτικότητα των προτεινόμενων μεθόδων επιβεβαιώνεται με την εφαρμογή τους στις διαδικασίες ελέγχου ορθής λειτουργίας και διόρθωσης των επιδόσεων ενός τυπικού μίκτη RF τεχνολογίας 0.18μm CMOS, από τον οποίο λαμβάνονται αποτελέσματα προσομοιώσεων που αξιολογούνται και συγκρίνονται με αντίστοιχες συμβατικές τεχνικές.

show abstract

Modeling Sub-90nm On-Chip Variation Using Monte Carlo Method for DFM

Cited by 18 publications

References 5 publications

Parallel statistical capacitance extraction of on-chip interconnects with an improved geometric variation model

Parallel statistical capacitance extraction of on-chip interconnects with an improved geometric variation model

Accurate 3‐D capacitance extractions for advanced nanometer CMOS nodes

Τεχνικές Ελέγχου Ορθής Λειτουργίας Και Διόρθωσης Επιδόσεων Τηλεπικοινωνιακών Ολοκληρωμένων Κυκλωμάτων Υψηλών Συχνοτήτων

Contact Info

Product

Resources

About

Modeling Sub-90nm On-Chip Variation Using Monte Carlo Method for DFM

Cited by 18 publications

References 5 publications

Parallel statistical capacitance extraction of on-chip interconnects with an improved geometric variation model

Parallel statistical capacitance extraction of on-chip interconnects with an improved geometric variation model

Accurate 3&#x2010;D capacitance extractions for advanced nanometer CMOS nodes

Τεχνικές Ελέγχου Ορθής Λειτουργίας Και Διόρθωσης Επιδόσεων Τηλεπικοινωνιακών Ολοκληρωμένων Κυκλωμάτων Υψηλών Συχνοτήτων

Contact Info

Product

Resources

About

Accurate 3‐D capacitance extractions for advanced nanometer CMOS nodes