Improving Latency in a Signal Processing System on the Epiphany Architecture

Abstract

-In this paper we use the Adapteva Epiphany manycore chip to demonstrate how the throughput and the latency of a baseband signal processing chain, typically found in LTE or WiFi, can be optimized by a combination of task-and data parallelization, and data pipelining. The parallelization and data pipelining are facilitated by the shared memory architecture of the Epiphany, and the fact that a processor on one core can write directly into the memory of any other core on the chip.

Phoenix

“…In Figure 15 we compare the energy efficiency for different state-of-the-art architectures. We use the results reported by the manufacturers in [1], [3], [4], [5], [6], [28], [29] for the peak efficiency and for the 4K FFT implementations, if available. From the results, we can see that PHOENIX's energy efficiency is more than double as compared with other state-of-the-art architectures for both peak and 4K FFT implementations.…”

Implementación de Algoritmos de Procesamiento Digital de Señales en Hardware Paralelo: Artículo de revisión

“…Esta comparación solo establece que se requiere más investigación sobre tareas complejas de codificación y decodificación en Epiphany ya que el ancho de banda limitado dentro y fuera de Epifanía no ha excedido el tiempo de procesamiento asignado. En (Brauer, Lundqvist and Mallo, 2016) se utilizó el chip Adapteva Epiphany manycore para demostrar cómo se puede optimizar el rendimiento y la latencia de una cadena de procesamiento de señal de banda base, que normalmente se encuentra en LTE o WiFi, mediante una combinación de paralelización de tareas y datos y canalización de datos. La implementación en paralelo y la canalización de datos se ven facilitadas por la arquitectura de memoria compartida de Epiphany, y por el hecho de que un procesador en un núcleo puede escribir directamente en la memoria de cualquier otro núcleo del chip.…”