High speed multi-lane LVDS inter-FPGA communication link

Godbole, Parikshit; Batth, Anshul; Ramaswamy, Nandakumar

doi:10.1109/iccic.2010.5705808

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“…The paper [8] presents an architecture for this purpose, and the work [9] proposes a solution for optimizing communication between different FPGA devices.…”

Section: Related Workmentioning

confidence: 99%

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An inter-FPGA communication bus with error detection and dynamic clock phase adjustment

et al. 2015

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Background: Nowadays, systems involving multiple FPGAs are used for various scientific applications. Such systems require a data bus dedicated to the communication between FPGAs, which could be done through a LVDS type. Another important factor is that the routing that interconnects the LVDS pins on the platform should be precisely developed to avoid instabilities in communication. Unfortunately, many platforms available in the market do not observe such restrictions, limiting the throughput of the bus. Methods: This paper presents an inter-FPGAs communication channel based on a DDR interface directed to this kind of platform. This approach promotes a stable communication between these devices without the use of LVDS pins. An error detection module was also designed to ensure the sending integrity and correct any errors on the bus. A mechanism for dynamic and automatic clock phase adjustment used on the bus was also implemented to ensure that the developed modules were compatible with other platforms. Results: The channel has been implemented in a PROCStarIII platform and rates of 4.76 Gbps were achieved. Conclusions: The channel has been validated on a commercial platform with success and the synthesis results, as well as the performance results obtained by using it in a real implementation of the RTM algorithm, are also presented.

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“…The paper [8] presents an architecture for this purpose, and the work [9] proposes a solution for optimizing communication between different FPGA devices.…”

Section: Related Workmentioning

confidence: 99%

“…The work [8] presents an architecture for inter-FPGA full-duplex communication with 18 LVDS transmission tracks. The architecture is based on DDR interface and consists of a transmitter and a receiver.…”

Section: Related Workmentioning

confidence: 99%

An inter-FPGA communication bus with error detection and dynamic clock phase adjustment

et al. 2015

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“…Nesta seção alguns trabalhos com foco em comunicação inter-FPGAs são apresentados. O trabalho [6] apresenta uma arquitetura para esta finalidade e o trabalho [7] propõe uma solução para otimização da comunicação entre diferentes dispositivos FPGAs.…”

Section: Trabalhos Relacionadosunclassified

“…Em [6] é exibida uma arquitetura para comunicação inter-FPGA full-duplex com 18 trilhas LVDS de transmissão. A arquitetura é baseada na interface DDR e é composta por um transmissor e um receptor.…”

Section: Trabalhos Relacionadosunclassified

“…Outro aspecto a ser considerado é que apesar das taxas de transferências obtidas serem satisfatórias, o uso de pinos diferenciais tipo LVDS certamente proporcionariam transferências com taxas mais elevadas. Tomando como referência os dados apresentados em [6], caso fosse possível o uso de 32 trilhas no barramento de comunicação e cada uma com taxas de 625 Mbps, seria possível obter transferências de até 20 Gbps.…”

Section: Conclusãounclassified

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Um Canal de Comunicação Inter-FPGA com Módulo de Detecção de Erro

Melo¹,

Santana²,

Silva-Filho³

et al. 2013

Anais Do XIV Simpósio Em Sistemas Computacionais De Alto Desempenho (SSCAD 2013)

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Atualmente, sistemas envolvendo múltiplos FPGAs são utilizados em diversas aplicações científicas. Tais sistemas requerem um barramento de dados dedicado para comunicação entre FPGAs, o qual pode ser feito por meio de interfaces do tipo LVDS (Sinalização Diferencial de Baixa Tensão). Outro fator importante é que o roteamento que interconecta os pinos LVDS na plataforma deve ser desenvolvido com precisão para evitar instabilidades na comunicação. Infelizmente, muitas plataformas disponíveis no mercado não observam tais restrições, limitando a taxa de transferência no barramento. Este trabalho apresenta um canal de comunicação bi-direcional inter-FPGAs baseado em uma interface DDR voltado para esse tipo de plataforma. Esta abordagem promove uma comunicação estável entre esses dispositivos sem a utilização de pinos LVDS. Um módulo de detecção de erro também foi desenvolvido para garantir a integridade das transferências e corrigir possíveis erros no barramento. O canal foi validado em uma plataforma comercial. Os resultados de síntese e desempenho também são apresentados nesse trabalho.

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