Hierarchical Identification of Untestable Faults in Sequential Circuits

2012 IEEE 18th International on-Line Testing Symposium (IOLTS)

Domenici

2012

We propose an un-excitability prover for Single Event Upset (SEU) faults affecting the configuration memory of logic resources of SRAM-FPGA systems. In particular, we focus on the subset of untestable faults that cannot even be excited, with the aim of optimizing the generation of test patterns, in particular for in-service testing. SEUs in configuration bits of the logic resources actually used by the system are addressed. This makes our fault model much more accurate than the classical stuck-at fault model. The tool relies on the SAL specification language for the modeling of netlists, and on the SAL model checker for the proof of the un-excitability of faults. Results from the application of the tool to some circuits from the ISCAS and ITC benchmarks are reported.

Section: Related Workmentioning

confidence: 99%

SEU-X: A SEu un-excitability prover for SRAM-FPGAs

Bernardeschi

2012 IEEE 18th International on-Line Testing Symposium (IOLTS)

Domenici

2012

“…Like what we have previously discussed about test pattern generation, also for the untestability analysis problem it is true that while the stuck-at fault model could be considered when hardware defects in the FPGA device are addressed, this fault model is not accurate when SEUs in the configuration memory of an FPGA-based system have to be analysed. Works addressing the problem of demonstrating the untestability of stuck-at faults in digital circuits can be found in the literature [153,151,152,182,125], but no one specifically addresses the analysis of the testability of SEUs affecting the configuration memory of FPGA-based systems, apart from the ones presented by the author of the present dissertation in [33,36], where the analysis of the excitability of SEUs is addressed.…”

Section: Contribution Of the Thesismentioning

confidence: 99%

“…In [151] and [153] a new subclass of untestable faults, called register enable stuck-on is defined and a method for generating property specification language (PSL) assertions for proving the untestability of this class of faults is presented. In these papers stuck-at faults on the clock-enable signals of registers at the register transfer level (RTL) are addressed.…”

Section: Related Work: Techniques For Fault Untestability Analysismentioning

confidence: 99%

Analysis and test of the effects of single event upsets affecting the configuration memory of SRAM-based FPGAs

2014 International Test Conference

2014

SommarioI dispositivi FPGA con memoria di configurazione SRAM sono sempre più rilevanti in un grande numero di campi applicativi, dal contesto automobilistico a quello aerospaziale. Questi campi applicativi sono caratterizzati dalla presenza di radiazioni capaci di causare Single Event Upsets (SEUs) in dispositivi digitali. Tali guasti hanno effetti particolarmente dannosi sui sistemi implementati in tecnologia SRAM-based FPGA, in quanto sono in grado non solo di danneggiare temporaneamente il comportamento del sistema, cambiando il contenuto di flip-flop e memorie, ma anche di cambiare permanentemente la funzionalità implementata dal sistema stesso, cambiando il contenuto della memoria di configurazione. Il design di applicazioni safetycritical richiede l'utilizzo, prima possibile durante il flusso di progetto del sistema, di metodologie accurate per la valutazione della sensitività ai SEU del sistema stesso. Inoltre è necessario essere in grado di rilevare l'occorrenza di SEU durante il funzionamento del sistema. A questo scopo è necessario generare test patterns durante il progetto del sistema ed è poi necessario applicare tali test patterns agli input del sistema durante il suo funzionamento.In questa tesi descriviamo il progetto e l'implementazione di strumenti software utili al progettista di applicazioni safety-critical basati su tecnologia SRAM-based FP-GA per la valutazione della sensitività ai SEU del sistema e per la generazione di test pattern utili al rilevamento di SEU nella memoria di configurazione durante la vita del sistema. La caratteristica principale di questi strumenti è l'implementazione di un modello di SEU nei bit di configurazione che controllano le risorse logiche e di routing di un dispositivo FPGA che risulta essere molto più accurato rispetto ai classici modelli stuck-at ed open/short che sono in genere considerati nell'analisi di circuiti digitali. In tal modo gli strumenti proposti risultano essere molto più accurati rispetto a strumenti simili, sia accademici che commerciali, attualmente disponibili per l'analisi dei guasti in dispositivi digitali ma non specificamente sviluppati per dispositivi FPGA.In particolare tre strumenti sono stati progettati ed implementati: (i) ASSESS: Accurate Simulator of SEuS affecting the configuration memory of SRAM-based FPGAs, un simulatore di SEU nella memoria di configurazione di sistemi implementati in tecnologia SRAM-based FPGA, finalizzato a valutare la sensitività del sistema ai SEU prima possibile nel processo di sviluppo del sistema; (ii) UA 2 TPG: Untestability Analyzer and Automatic Test Pattern Generator for SEUs Affecting the Configuration Memory of SRAM-based FPGAs, uno strumento di analisi statica per l'identificazione dei SEU non testabili e per la generazione automatica di test patterns per il rilevamento del 100% dei SEU testabili; e (iii) GABES: Genetic Algorithm Based Environment for SEU Testing in SRAM-FPGAs, un ambiente basato su un algoritmo genetico per la generazione ed ottimizzazione di test patterns per il rilevamento di...

“…The method takes into account the stuck-at fault model and it addresses only easy-to-classify untestable faults. In [13] and [11] a new subclass of untestable faults, called register enable stuck-on is defined and a method for generating property specification language (PSL) assertions for proving the untestability of this class of faults is presented. Stuck-at faults on the clock-enable signals of registers at the register transfer level (RTL) are addressed.…”

Section: Introductionmentioning

confidence: 99%

Unexcitability analysis of SEus affecting the routing structure of SRAM-based FPGAs

Bernardeschi

Proceedings of the 23rd ACM International Conference on Great Lakes Symposium on VLSI

Domenici

et al. 2013

Testing SEUs in the configuration memory of SRAM-based FPGAs is very costly due to their large configuration memory, therefore it is necessary to optimize the generation of test patterns. In particular, in order to reduce the effort required of automatic test pattern generators, it is useful to identify early the unexcitable faults, i.e., those faults that cannot be excited by any combination of input signals. In this paper, the unexcitability of SEUs affecting the configuration bits controlling the routing resources of SRAM-based FPGAs is considered. Since this part of the configuration memory contains the largest number of configuration bits, its testing is particularly onerous. Faults in the routing resources are modeled considering the actual electrical behavior of the affected interconnections, thus the resulting fault model is more accurate than the classical open/short model usually considered. This paper introduces a methodology to prove the unexcitability of these faults. The methodology has been implemented in a tool based on a formal specification language (SAL) and a model checker (SAL-SMC). Results from the application of the tool to some circuits from the ITC'99 benchmark are reported.