FPGA Implementation of 16-bit Multipliers based upon Vedic Mathematic Approach

Abstract

Abstract-This paper proposes design and implementation of a 16-bit multiplier based upon Vedic mathematic approach, where the design has been targeted to the Xilinx Field Programmable Gate Arrays (FPGAs) board, device XC5VLX30. The approach is different from a number of approaches that have been used to realize multipliers. It has been reported that previous algorithms such as Booth, Modified Booth, and Carry Save Multipliers only suitable for improving speed or decreasing area utilization; therefore, those algorithms are not appropriate for designing multipliers that are used for digital signal processing (DSP) applications. Moreover, they are not flexible to be implemented on FPGAs or on a single chip using application specific integration circuits (ASICs). Vedic approach, on the other hand, can be used to design multipliers with optimum speed and less area utilization. In addition, it is reliable to be implemented on FPGAs or on a single chip. Behavioral and post-route simulation results prove that the proposed multiplier shows better performance in terms of speed compared to the other reported multipliers when being implemented on the FPGA. In terms of area utilization, better results are also obtained. Keywords: multiplier, FPGA, Vedic mathematics, DSP, ASICsAbstrak-Naskah ini mengajukan rancangan dan implementasi 16-bit multiplier berdasarkan pendekatan matematika Vedic, dimana rancangannya ditargetkan untuk diimplementasikan pada Xilinx Field Programmable Gate Arrays (FPGAs) board, device XC5VLX30. Pendekatan ini berbeda dibandingkan dengan pendekatan yang pernah digunakan untuk merealisasikan multipliers. Pendekatan-pendekatan sebelumnya seperti Booth, Modified Booth, dan Carry Save Multipliers yang telah dipublikasikan hanya cocok untuk meningkatkan kecepatan atau mengurangi penggunaan area; oleh karena itu, pendekatan-pendekatan tersebut tidak cocok untuk desain multipliers yang digunakan pada aplikasi pemrosesan sinyal digital (DSP). Lebih lanjut, pendekatan-pendekatan tersebut juga tidak fleksibel untuk diimplementasikan pada FPGAs atau pada satu single chip dengan menggunakan aplikasi khusus rangkaian terpadu (ASICs). Sebaliknya, pendekatan Vedic dapat digunakan untuk merancang multipliers dengan kecepatan yang optimum dan penggunaan area yang lebih rendah. Hasil-hasil simulasi Behaviral dan post-route membuktikan bahwa multiplier yang diusulkan menunjukkan performa kecepatan perhitungan yang lebih baik dibandingkan dengan multipliers yang lain. Untuk penggunaan area saat implementasi, multiplier yang diusulkan juga mengindikasikan penggunaan area yang lebih rendah.