Evaluation of error detection schemes using fault injection by heavy-ion radiation

Gunneflo, U.; Karlsson, Johan; Torin, J.

doi:10.1109/ftcs.1989.105590

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“…These fault sources mainly cause transient faults that remain for the duration of the radiation source. The majority of computer failures originates in transient faults, and a high portion of these faults is manifested as disturbance in the program control flow [7]. An efficient concurrent check of the correct control-flow execution of a program is thus an important requirement for fault-tolerant (correction of errors or recovery from errors in a manner enabling correct system performance) or fail-safe (shutting down safely in the presence of irrecoverable errors) operation of computer systems.…”

Section: : Introductionmentioning

confidence: 99%

Off-Chip Control Flow Checking of On-Chip Processor-Cache Instruction Stream

Rota

Dutt

Krishna

2006

2006 21st IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems

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Control flow checking (CFC) is a well known concurrent checking technique for ensuring that a program's instruction execution sequence follows permissible paths. Almost all CFC techniques require direct access to the CPU-cache bus, meaning that the checking hardware (generally called a watchdog processor (WP)) has to be on-chip. However, an on-chip WP directly accessing the CPU-cache bus has a few disadvantages chief among them being that it will use up appreciable chip real estate of a commodity processor, but may be unnecessary in most environments that do not have significant transient error rates. On the other hand, if an off-chip CFC technique can be developed that imposes minor hardware overheads on the processor chip, then such a WP can be plugged onto the external system bus when needed for concurrent checking, and will have very little of the disadvantages of on-chip WPs. Such an off-chip WP, however, will not generally be able to monitor all instructions due to the bandwidth difference between the CPU bus and the system or memory bus. We present techniques that allow generally effective off-chip CFC using partial access to the instruction execution stream that respects the CPU/system bus bandwidth factor (ratio) K, and still achieve reasonable block-level instruction error coverage ranging from 70-80% for K = 5 to about 94% for a K = 2. Furthermore, our experimental results show that the program-level error coverage is almost 100% even for K = 5 (i.e., we will almost always detect the presence of an instruction error in a program sooner or later before it completes execution, which is useful for fail-safe operation), underscoring the efficacy of our methods.

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Section: : Introductionmentioning

confidence: 99%

Off-Chip Control Flow Checking of On-Chip Processor-Cache Instruction Stream

Rota

Dutt

Krishna

2006

2006 21st IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems

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“…Otros investigadores, en lugar de alterar los niveles de uno o más pines realizan breves conmutaciones en la fuente de alimentación [Damm 1986, Gunneflo 1990, Miremadi et al 1992. Esta técnica consiste en provocar fluctuaciones de tensión en la entrada de alimentación.…”

Section: Inyección De Fallos Externaunclassified

“…Este método se basa en causar interferencias en el interior de un circuito integrado utilizando radiación de iones pesados [Gunneflo et al 1989, Gaisler 1997, Gaisler 2002. Una ventaja de esta técnica es poder producir fallos transitorios en puntos aleatorios internos del circuito integrado, normalmente fallos de tipo bit-flip (inversión del bit) individuales o múltiples.…”

Section: Inyección De Iones Pesadosunclassified

Contribución a la validación de sistemas complejos tolerantes a fallos en la fase de diseño. Nuevos modelos de fallos y técnicas de inyección de fallos.

Calvo¹,

Carlos²

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“…The proposed architectures were evaluated by means of a fault injection tool developed at Los Alamos National Laboratory 19 for Xilinx. That tool individually inverts every single bit of the FPGA configuration memory to emulate the occurrence of such faults.…”

Section: Run-time Reconfigurationmentioning

confidence: 99%

“…Several techniques and tools have been developed with this purpose: MESSALINE [12], RIFLE [15] and AFIT 1 [16] are representative tools of pin-level fault injection techniques; [17] describes the use of electromagnetic interferences for fault injection; heavy-ion radiation was used in [18] and by FIST [19]; FIMBUL [20] suggested the use of built-in scan-chains; finally, [21] proposed the use of a laser beam for fault injection. The required extra hardware usually increases the cost of applying HWIFI techniques and some of them may even damage or interfere with the system under test.…”

Section: Introductionmentioning

confidence: 99%

Speeding-up model-based fault injection of deep-submicron CMOS fault models through dynamic and partially reconfigurable FPGAS

Martinez¹,

de²

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ResumenActualmente, las tecnologías CMOS submicrónicas son básicas para el desarrollo de los modernos sistemas basados en computadores, cuyo uso simplifica enormemente nuestra vida diaria en una gran variedad de entornos, como el gobierno, comercio y banca electrónicos, y el transporte terrestre y aeroespacial. La continua reducción del tamaño de los transistores ha permitido reducir su consumo y aumentar su frecuencia de funcionamiento, obteniendo por ello un mayor rendimiento global. Sin embargo, estas mismas características que mejoran el rendimiento del sistema, afectan negativamente a su confiabilidad. El uso de transistores de tamaño reducido, bajo consumo y alta velocidad, está incrementando la diversidad de fallos que pueden afectar al sistema y su probabilidad de aparición. Por lo tanto, existe un gran interés en desarrollar nuevas y eficientes técnicas para evaluar la confiabilidad, en presencia de fallos, de sistemas fabricados mediante tecnologías submicrónicas.Este problema puede abordarse por medio de la introducción deliberada de fallos en el sistema, técnica conocida como inyección de fallos. En este contexto, la inyección basada en modelos resulta muy interesante, ya que permite evaluar la confiabilidad del sistema en las primeras etapas de su ciclo de desarrollo, reduciendo por tanto el coste asociado a la corrección de errores. Sin embargo, el tiempo de simulación de modelos grandes y complejos imposibilita su aplicación en un gran número de ocasiones.Esta tesis se centra en el uso de dispositivos lógicos programables de tipo FPGA (Field-Programmable Gate Arrays) para acelerar los experimentos de inyección de fallos basados en simulación por medio de su implementación en hardware reconfigurable. Para ello, se extiende la investigación existente en inyección de fallos basada en FPGA en dos direcciones distintas: i) se realiza un estudio de las tecnologías submicrónicas existentes para obtener un conjunto representativo de modelos de fallos transitorios y permanentes que deben ser tenidos en cuenta, y se analiza hasta que punto estos modelos pueden emularse por medio de FPGA, y ii) para cada modelo de fallo considerado, se describen diversos procedimientos alternativos para realizar su emulación, evaluando la aceleración obtenida en cada caso.FADES (F PGA-based Framework for the Assessment of the D ependability of E mbedded S ystems) es el prototipo desarrollado para ilustrar la viabilidad de esta metodología. Los experimentos realizados por medio de FADES se han centrado en comprobar la validez de los resultados obtenidos y mostrar la aceleración alcanzable por comparación con una herramienta de inyección de fallos reconocida. Finalmente, se deducen las principales ventajas e inconvenientes de la aproximación propuesta, así como su utilidad para la evaluación de la confiabilidad de sistemas empotrados.i Resum En l'actualitat, les tecnologies CMOS submicròniques són bàsiques pel desenvolupament dels moderns sistemes basats en computadors, els quals simplifiquen enormement la nostra vida diària e...

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Evaluation of error detection schemes using fault injection by heavy-ion radiation

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Off-Chip Control Flow Checking of On-Chip Processor-Cache Instruction Stream

Off-Chip Control Flow Checking of On-Chip Processor-Cache Instruction Stream

Contribución a la validación de sistemas complejos tolerantes a fallos en la fase de diseño. Nuevos modelos de fallos y técnicas de inyección de fallos.

Speeding-up model-based fault injection of deep-submicron CMOS fault models through dynamic and partially reconfigurable FPGAS

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