EOT sub-nanométrico y degradación de la movilidad: ¿hacia un límite físico con las técnicas de fabricación modernas?

Abstract

In this article we investigate the major problem of the micro/nano-electronic: How to reduce the Equivalent Oxide Thickness (EOT) in the sub-nanometric range and improving the MOSFET performance? To reduce the EOT it is necessary that the semiconductor industry introduce the high-κ material as the Hafnium (Hf) in the dielectric layer. However the Hf produces a reduction of the mobility and therefore a reduction of the MOSFET speed. We explain through a simple semi-empirical model this mobility degradation in order to familiarize the reader with the concept of mobility for the high-κ MOSFET. Afterward we focus on two optimized processing methods for the EOT reduction yielding the best gate stack quality. These processing methods are the Fully-Silicide (FuSi) gate with HfSiON dielectric and the Metal Gate with HfO2 which are both "gate first" based integration scheme. The important results we found is that first we can obtain a sub-1nm EOT in the both cases although it was thought impossible to make it with high thermal budget process such as the FuSi method. Second, the mobility degradation is very similar in the both case in spite of the very different chemistries we use to form the gate stack. We conclude that the modern deposition technique does not allow controlling the dielectric quality as of 0.8 nm and we suggest using the "gate last" based integration scheme to improve further the gate stack quality.Keywords. Microelectronics, MOSFET, high-κ, sub-1nm EOT, mobility, Coulombic interaction. ResumenEn este artículo investigamos un problema mayor de la microelectrónica moderna. Para reducir el EOT y aumentar el desempeño del MOSFET, la industria tiene que introducir el material high-κ, como el Hf. Pero eso genera una degradación de la movilidad y una pérdida de la rapidez de los dispositivos. Explicamos esta degradación con un modelo muy sencillo para familiarizar al lector con el concepto de movilidad. Después nos enfocamos en dos procesamientos optimizados (Fully-Silicid con HfSiON y Metal Gate con HfO2) para reducir el EOT y causar un mínimo de defectos en el film. Un resultado muy importante es que podemos lograr un EOT sub-nanométrico en los dos casos ya que esto fue considerado imposible con el FuSi/HfSiON. Otro resultado importante es que en los dos casos la degradación de la movilidad es muy parecida a pesar de que los dos procesamientos generan una pila de compuerta de naturaleza química muy diferente. Concluimos que con las técnicas de deposición moderna no se controla la calidad del dieléctrico a partir de 0.8 nm y sugerimos cambiar el esquema de integración con un "gate last". Palabras Clave. Microelectrónica, MOSFET, high-κ, EOT sub-nanométrico, movilidad, interacciones Coulómbicas. IntroducciónHace más de 50 años que los dispositivos del estado só-lido han revolucionado las sociedades humanas en casi cualquier aspecto de la vida cotidiana. La computadora y el teléfono celular son simplemente dos ejemplos de su impacto. En medio de todos los dispositivos, el MOSFET [1] es el dispositivo qu...

Análisis termo-eléctrico de elementos finitos (EF) en vías de cobre nanométricas bajo tensión de alta fluencia

“…Ongoing MOSFET scaling has led to consider new architecture like FinFET (FF), three dimensional devices with new dielectric materials such as high dielectric constant (high-k) materials [2,3]. This has implied further reduction of contact dimensions, which now reaches diameters of less than 50 nm [4,5].…”

“…These "nano vias" are of the utmost importance to get the best performance of the FF, mainly because of series resistance and parasitic capacitance considerations. Recently, during several failure tests, it has been observed that copper nano vias are literally destroyed (Figure 1) under high fluence stress [1][2][3][4][5][6]. This may find an explanation by localized heating due to Joule effect, but first order calculations based on simplified thermal considerations show rather low temperature in order to explain void presence in the nano vias, which such be over, at least, copper silicate formation temperature (823 K) [1][2][3][4][5][6][7].…”