In this paper a comparison of static and dynamic parameters of CMOS logic circuits operated in standard and sub-threshold regimes is presented. Analytic models of logic threshold voltage, logic delay and power consumption are derived for the sub-threshold operation regime. Certain analytic models analogies between these two regimes are shown. Threshold voltages of inverter, NAND and NOR logic circuits depend on the same parameters in both regimes. These circuits functional differences appear as a consequence of the drain current analytic model differences in the strong and weak inversion regimes. In both of these regimes, the inverter and transmission gate temperature characteristics are analyzed. Analytic models are verified by PSPICE simulation using the BSIM3 transistor models of the 0.18 µm CMOS technology process.Key words: CMOS design methodology, sub-threshold, low-power, energy efficiency Konvencionalni režim i režim slabe inverzije kanala CMOS digitalne logike. U ovome radu dana je usporedba statičkih i dinamičkih parametara CMOS logičkih krugova u standardnom režimu i režimu slabe inverzije kanala. Izvedeni su analitički modeli napona logičkog prada, logičkog kašnjenja i potrošnje električne energije u režimu slabe inverzije kanala. Prikazane su analogije analitičkih modela ovih parametara u oba režima. Naponi praga invertora, NI i NILI logičkih krugova ovise o istim parametrima u oba režima. Njihove funkcionalne razlike posljedica su razlika analitičkih modela struja odvoda MOS tranzistora u režimima jake i slabe inverzije. Analizirane su temperaturske karakteristike invertora i prijenosnog upravljačkog elementa u oba CMOS režima. Svi analitički modeli potvreni su PSPICE simulacijom primjenom BSIM3 tranzistorskog modela 0,18 µm CMOS tehnološkog procesa.Ključne riječi: Metodologija projektiranja CMOS-a, režim slabe inverzije kanala, mala potrošnja, energetska efikasnost