Block turbo codes: ten years later

Pyndiah, Ramesh; Adde, Patrick; Zhou, Rong

doi:10.1049/ic:20040505

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“…Nosúltimos anos muitas estruturas de decodificação iterativa usando códigos de bloco têm sido projetadas [1] [2], sendo bastante utilizados códigos produto pelas suas propriedades atrativas para implementações práticas e também por estarem em uso em inúmeros padrões de telecomunicações. Os códigos produto foram introduzidos na literatura por Elias [3] e são construídos pela concatenação em série de dois ou mais códigos de bloco lineares.…”

Section: Introductionunclassified

Uso do algoritmo BCJR e decodificação turbo em sistemas com codificação de bloco

Souza¹,

Alcoforado²

2011

Anais De XXIX Simpósio Brasileiro De Telecomunicações

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Resumo-Neste artigo decodificação iterativa usando algotitmo BCJR e códigos produto, sobre o canal contaminado com ruído aditivo Gaussiano brancoé investigada. Nãoé feito uso dos bits de paridade das paridades. São feitas simulações computacionais e geradas curvas de desempenho, relacionando valores das probabilidades de erro com os de relação sinal-ruído.Palavras-Chave-Decodificação iterativa, algoritmo BCJR, códigos de bloco.Abstract-In this paper iterative decoding using BCJR algorithm and product codes on the additive white Gaussian noise channel is investigated. It is not used the check on check bits. The simulation results are presented and the curves obtained relates the bit error probability and signal to noise ratio.

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Section: Introductionunclassified

Uso do algoritmo BCJR e decodificação turbo em sistemas com codificação de bloco

Souza¹,

Alcoforado²

2011

Anais De XXIX Simpósio Brasileiro De Telecomunicações

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“…In the last few years, many TPC decoder architectures have been designed [4,5]. Product codes using binary Bose-Chaudhuri-Hocquenghem (BCH) component codes have generally been chosen [6]. The turbo product code concept was recently successfully extended to RS component codes [7,8].…”

Section: Introductionmentioning

confidence: 99%

A 5-Gbps FPGA prototype of a (31,29)<sup>2</sup> Reed-Solomon turbo decoder

Leroux¹,

Mestre²,

Jégo³

et al. 2008

2008 5th International Symposium on Turbo Codes and Related Topics

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In this paper, the use of single-error-correcting Reed-Solomon (RS) product codes are investigated in an ultra highspeed context. A full-parallel architecture dedicated to the turbo decoding process of RS product codes is described. An experimental setup composed of a Dinigroup board that includes six Xilinx Virtex-5 LX330 FPGAs is employed. Thus, a full-parallel turbo decoding architecture dedicated to the (31, 29) 2 RS product code has been designed and then implemented into a 5Gbps experimental setup. The purpose of this prototype is to demonstrate that RS turbo decoders can effectively achieve information rates above 1Gbps. The results show that the RS turbo product codes offer a good complexity/performance trade off for ultra-high throughputs. The major limitation in terms of data rate of our prototype is the data exchange between the FPGAs of the board. Indeed, the turbo decoder architecture enables decoding at information rates until 10Gbps onto FPGA devices.

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Architecture de turbo-décodeur en blocs entièrement parallèle pour la transmission de données au-delà du Gbit/s

Jégo¹,

Adde²,

Leroux³

2007

Ann. Telecommun.

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Cet article présente une nouvelle architecture atteignant de très haut débit pour le turbo décodage de codes produits. Ce type d'architecture est capable de décoder des codes produits reposant sur des codes binaires de type BCH ou des codes m_aire de type Reed Solomon. Son principal atout est qu'elle permet l'élimination des plans mémoires associés aux matrices générées par un code produit entre les différentes demi-itérations pour le turbo décodage. En fait, la solution architecturale que nous détaillons dans ce papier offre de nouvelles opportunités pour l'application des turbocodes dans des systèmes nécessitant des débits supérieurs au Gbit/s comme les systèmes de transmission sur fibre optique. Mots clés : Code correcteur d'erreurs, Turbocodes en blocs, Décodage entièrement parallèle, Architecture à très haut débit.

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Block turbo codes: ten years later

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Uso do algoritmo BCJR e decodificação turbo em sistemas com codificação de bloco

Uso do algoritmo BCJR e decodificação turbo em sistemas com codificação de bloco

A 5-Gbps FPGA prototype of a (31,29)<sup>2</sup> Reed-Solomon turbo decoder

Architecture de turbo-décodeur en blocs entièrement parallèle pour la transmission de données au-delà du Gbit/s

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