A Design Exploration of Scalable Mesh-based Fully Pipelined Accelerators

Carvalho, Westerley; Canesche, Michael; Reis, Lucas; Torres, Frank Sill; Silva, Lucas F. M. da; Jamieson, Peter; Nacif, José Augusto M.; Ferreira, Ricardo

doi:10.1109/icfpt51103.2020.00040

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“…O algoritmo de dupla travessia (YOTT) mostrou ser possível melhorar a qualidade sem degradar o tempo de execuc ¸ão. A Tabela 3 apresenta os resultados médios para o conjunto de benchmarks 1 do YOTT100 (100 -instâncias de soluc ¸ões) comparado com o algoritmo de SA [Carvalho et al 2020] de 10, 100 e 1000 instâncias de soluc ¸ões. Os resultados mostram que o YOTT foi melhor do que SA10 e SA100.…”

Section: Resultsunclassified

“…Estes algoritmos foram utilizados para validar às duas abordagens de posicionamento propostas [Canesche et al 2020. Além disso, foram utilizados para validar uma nova versão de posicionamento com SA do nosso grupo de pesquisa [Carvalho et al 2020, Oliveira et al 2020. A sétima contribuic ¸ão foi a validac ¸ão dos algoritmos de travessia com uma implementac ¸ão em hardware [Vieira et al 2021].…”

Section: Contribuic ¸õEsunclassified

“…Caso algum caminho fique desbalanceado, a vazão será reduzida, pois alguns elementos de processamento irão aguardar mais tempo aguardando os dados. Apesar do mapeamento ser rápido a qualidade é bem inferior às implementac ¸ões com Simulated Annealing (SA) [Carvalho et al 2020] pois a implementac ¸ão proposta em [Ferreira and et al 2007] é gulosa e explora pouco o espac ¸o de soluc ¸ão.…”

Section: Trabalhos Relacionadosunclassified

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Algoritmos de Posicionamento e Roteamento baseados em Travessia de Grafo para Arquiteturas Reconfiguráveis de Grão Grosso (CGRA)

Canesche¹,

Ferreira²

2022

Anais Do XXXV Concurso De Teses E Dissertações (CTD 2022)

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O hardware reconfigurável é flexível, eficiente energeticamente e oferece alto desempenho para vários domínios de aplicação. Os FPGAs são a tecnologia reconfigurável mais utilizada, entretanto o mapeamento da aplicação é NP-Completo. Os CGRAs simplificam o desenvolvimento de aplicações para hardware reconfigurável e alteram a granularidade das operações do nível de bit para o nível de palavras (8-32 bits). Este trabalho apresenta avanços no estado da arte para o problema de mapeamento em CGRA propondo novos algoritmos de travessia de grafos. As soluções alcançadas são ordens de grandeza mais rápidas sem comprometer a qualidade. Os algoritmos propostos foram 91x mais rápidos com uma redução de 1.7x nos recursos de balanceamento em comparação com a abordagem com Simulated Annealing.

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Section: Resultsunclassified

Section: Contribuic ¸õEsunclassified

Section: Trabalhos Relacionadosunclassified

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Algoritmos de Posicionamento e Roteamento baseados em Travessia de Grafo para Arquiteturas Reconfiguráveis de Grão Grosso (CGRA)

Canesche¹,

Ferreira²

2022

Anais Do XXXV Concurso De Teses E Dissertações (CTD 2022)

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“…Considerando uma frequência de relógio de 300 Mhz dos FPGAs atuais, isto equivale a 500 ns. Entretanto, uma implementac ¸ão de SA [Carvalho et al 2020] em um processador com 16 núcleos requer apenas 50ns, ou seja, é um grande desafio criar uma nova soluc ¸ão em hardware mais rápida que as soluc ¸ões em software. Os resultados mostraram acelerac ¸ão na execuc ¸ão mas com perda de qualidade em comparac ¸ão com o VPR [Murray et al 2020] na opc ¸ão fast.…”

Section: Trabalhos Relacionadosunclassified

“…As abordagens com o SA geram resultados com qualidade, mas requerem um tempo de execuc ¸ão maior para uma melhor explorac ¸ão do espac ¸o de soluc ¸ões. Este artigo apresenta uma implementac ¸ão em hardware para o algoritmo SA, desenvolvido em FPGA, que reduz de 7 a 30 vezes o tempo do posicionamento em comparac ¸ão ao estado da arte [Carvalho et al 2020, Murray et al 2020]. As principais contribuic ¸ões são: (a) modelagem em pipeline do algoritmo SA; (b) Execuc ¸ão de uma iterac ¸ão completa do algoritmo com uma operac ¸ão de troca (swap) em apenas dois ciclos de relógio; (c) Uso de múltiplas threads para esconder a latência do pipeline; (d) Um simulador e um gerador de código para desenvolvimento de implementac ¸ões de SA em hardware; (e) Execuc ¸ão com múltiplas unidades de SA que pode reduzir o tempo de execuc ¸ão de 70 a 300 vezes em comparac ¸ão com a soluc ¸ão em software.…”

Section: Introduc ¸ãOunclassified

Simulated Annealing em Hardware com Múltiplas Threads em Pipeline para Posicionamento em CGRAs

Penha

Silva²,

Canesche³

et al. 2022

Anais Do XXIII Simpósio Em Sistemas Computacionais De Alto Desempenho (SSCAD 2022)

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O uso de aceleradores com paralelismo espacial, como os CGRAs, são soluções promissoras em desempenho e eficiência energética. O desempenho dos CGRAs dependem dos compiladores para explorar o paralelismo das aplicações, sendo o mapeamento da aplicação um dos grandes desafios. A primeira etapa deste processo é o posicionamento, cuja eficiência impacta diretamente nos passos seguintes que são o roteamento e o escalonamento. Este trabalho apresenta uma implementação em hardware, usando field-programmable gate arrays (FPGA), para o algoritmo Simulated Annealing (SA). Os resultados mostram uma aceleração de 7 a 30 vezes em relação ao estado da arte sem sacrificar a qualidade da solução, podendo ser de 70 a 300 vezes mais rápido com o uso de múltiplas unidades de posicionamento. O algoritmo foi implementado em pipeline com múltiplas threads para esconder a latência, onde uma iteração completa do SA executa em apenas dois ciclos de relógio do FPGA.

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Heterogeneous reconfigurable architectures for machine learning dataflows

Oliveira

Canesche

Reis

et al. 2022

Concurrency and Computation

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This work explores the placement and routing of machine learning applications' dataflow graphs on different heterogeneous coarse‐grained reconfigurable architectures (CGRA). We analyze three different types of processing element (PE) heterogeneity, the first concerning the interconnection pattern, the second being on the kind of operations a single PE can execute, and the last concerning the PE buffer resources. This analysis aim to propose a fair reduction to the overall cost in comparison to the homogeneous CGRA architecture. We compare our results with the homogeneous case and one of the state‐of‐the‐art tools for placement and routing (P&R). Our algorithm executed, on average, 52% faster than VPR 8.1 (Versatile Place and Route), which is an open‐source academic tool designed for the FPGA placement and routing phases, reaching better mapping in 66% of cases and achieving the same results in 26% of cases. Furthermore, a heterogeneous architecture reduces the cost without losing performance in 76% of the cases considering multiplier heterogeneity. We propose a novel heterogeneous buffer architecture that minimizes the buffer resources by 56.3% for K‐means dataflow patterns. We also show that a heterogeneous border chess architecture outperforms a homogeneous one. In addition, our mapping reaches optimal instances of single tree dataflows compared to classical Lee/Choi and H‐trees.

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A Design Exploration of Scalable Mesh-based Fully Pipelined Accelerators

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Algoritmos de Posicionamento e Roteamento baseados em Travessia de Grafo para Arquiteturas Reconfiguráveis de Grão Grosso (CGRA)

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Simulated Annealing em Hardware com Múltiplas Threads em Pipeline para Posicionamento em CGRAs

Heterogeneous reconfigurable architectures for machine learning dataflows

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